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    提出一種新穎的邏輯電路，其即便在停止電源供應時仍保留資料。又，提出一種具有低功率耗損的新式邏輯電路。在邏輯電路中，一比較兩輸出節點的比較器、一電荷保留部、及一輸出節點電位決定部係彼此電性連接。因此，邏輯電路即便在停止電源供應時仍可保留資料。此外，可減少包括在邏輯電路中的電晶體之總數量。再者，堆疊包括氧化物半導體的電晶體和包括矽的電晶體，藉此可減少邏輯電路的面積。
    公开号:TW201308337A
    申请号:TW101117377
    申请日:2012-05-16
    公开日:2013-02-16
    发明作者:Yuto Yakubo；Shuhei Nagatsuka
    申请人:Semiconductor Energy Lab；
    IPC主号:G11C19-00
    专利说明:
    半導體積體電路
    本發明係關於一種使用氧化物半導體的半導體積體電路以及一種驅動此半導體積體電路的方法。
    在半導體積體電路中，合併著使用NAND電路、NOR電路、反向器電路(NOT電路)等。
    傳統邏輯電路包括CMOS電路，其互補合併地使用p通道電晶體和n通道電晶體。當停止電源供應時，傳統邏輯電路便遺失資料。
    另外，專利文件1揭露一種邏輯電路，其由使用自旋MOSFET的CMOS電路配置組成以維持永久性的邏輯函數。作為其一實例，專利文件1中揭露一種從中得到一輸入與另一輸入之互斥OR之結果的XOR電路之電路圖。 [參考] [專利文件]
    [專利文件1] PCT國際公開第2004/086625號
    本發明之一實施例之一目標在於提出一種新穎的邏輯電路，其即便在停止電源供應時仍保留資料。
    在使用CMOS電路的傳統邏輯電路中，因為有大量從電源端走向參考電位(GND)端的路徑，因此在待命狀態下的功率耗損會很大。
    另一目標在於提供一種具有低功率耗損的新式邏輯電路。
    設置一XOR電路作為即使停止電源供應仍保留資料的新式邏輯電路。
    設置一MUX電路作為即使停止電源供應仍保留資料的新式邏輯電路。
    設置一暫存器電路作為即使停止電源供應仍保留資料的新式邏輯電路。
    設置一反向器電路作為即使停止電源供應仍保留資料的新式邏輯電路。
    設置一NAND電路作為即使停止電源供應仍保留資料的新式邏輯電路。
    本說明書中所揭露之本發明之一實施例係為一種包括一邏輯電路的半導體積體電路，邏輯電路包括一比較兩輸出節點的比較器、一電性連接比較器的電荷保留部、及一電性連接電荷保留部的輸出節點電位決定部。電荷保留部包括一包括矽的第一電晶體，其之閘極係電性連接一包括氧化物半導體的第一電晶體、一包括矽的第二電晶體，其之閘極係電性連接一包括氧化物半導體的第二電晶體、一包括矽的第三電晶體，其之閘極係電性連接一包括氧化物半導體的第三電晶體、一包括矽的第四電晶體，其之閘極係電性連接一包括氧化物半導體的第四電晶體、一包括矽的第五電晶體，其之閘極係電性連接一包括氧化物半導體的第五電晶體、一包括矽的第六電晶體，其之閘極係電性連接一包括氧化物半導體的第六電晶體、一包括矽的第七電晶體，其之閘極係電性連接一包括氧化物半導體的第七電晶體、及一包括矽的第八電晶體，其之閘極係電性連接一包括氧化物半導體的第八電晶體。
    在上述結構中，比較器可包括兩個各包括供有一時脈信號的閘極的p通道電晶體、以及兩個各包括連接對應之兩輸出節點之其中一者的閘極的p通道電晶體。輸出節點電位決定部可以是一n通道電晶體，其之閘極被供應一時脈信號。n通道電晶體的汲極可電性連接一參考電位端。n通道電晶體的源極可電性連接一電源電位端。
    在上述結構中，比較器可包括兩個各包括供有一時脈信號的閘極的n通道電晶體、以及兩個各包括連接對應之兩輸出節點之其中一者的閘極的n通道電晶體。輸出節點電位決定部可以是一p通道電晶體，其之閘極被供應一時脈信號。p通道電晶體的汲極可電性連接電源電位端。p通道電晶體的源極可電性連接參考電位端。
    請注意在本說明書中，p通道電晶體係指電晶體(p通道)且n通道電晶體係指電晶體(n通道)。
    本發明之一實施例提出一種邏輯電路，其中有彼此電性連接的一比較兩輸出節點的比較器、一電荷保留部、及一輸出節點電位決定部。由此，即使停止電源供應，邏輯電路仍可保留資料。因為可減少從電源電位端走向參考電位端的路徑數量，因此可降低邏輯電路的功率耗損。
    以下，將參考附圖來詳細說明本發明的實施例。然而，本發明並不侷限以下說明，且本領域之熟知技藝者輕易了解到在不脫離本發明的宗旨及範圍下可以各種方式修改本文所揭露的方式和細節。因此，本發明不應被解釋為受限於實施例的說明。 (實施例1)
    本發明之一實施例的邏輯電路包括三個部分，即比較部、電荷保留部、及電位決定部。在電荷保留部中，把電性串聯連接的兩個電晶體視為一對，且設置了四對。四對中的兩對係彼此電性並聯連接，而另外兩對係彼此電性並聯連接。包括連至輸出一輸出信號之節點的兩對之區域係稱為區域52和區域53。包括連至輸出一具有此輸出信號之反向之信號的節點的兩對之區域係稱為區域50和區域51。
    在以下所述之邏輯電路中，對稱地設置在圖中之左側的四個輸入端、區域50和區域51、以及在圖中之右側的四個輸入端、區域52和區域53。包括在區域50、區域51、區域52、和區域53中的八個電晶體之閘極的電位係由個別八個輸入端決定。將參考第1圖、第2A至2C圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、及第15圖說明能藉由控制輸入至輸入端的輸入信號並合併輸入端來實現的特定邏輯電路。 <XOR電路>
    以下將參考第1圖、第2A至2C圖、第3圖、第4圖、第5圖、第6圖、第7圖、和第8圖來說明XOR電路，其具有資料保留功能且減少功率耗損。 <XOR電路100的結構>
    第1圖係本實施例之XOR電路的電路圖。第1圖所示之XOR電路100包括一第一電晶體101、一第二電晶體102、一第三電晶體103、一第四電晶體104、一第五電晶體105、一第六電晶體106、一第七電晶體107、一第八電晶體108、一第九電晶體109、一第十電晶體110、一第十一電晶體111、一第十二電晶體112、一第十三電晶體113、一第十四電晶體114、一第十五電晶體115、一第十六電晶體116、一第十七電晶體117、一第十八電晶體118、一第十九電晶體119、一第二十電晶體120、一第二十一電晶體121。
    使用n通道電晶體作為下列九個電晶體：第五電晶體105、第六電晶體106、第七電晶體107、第八電晶體108、第九電晶體109、第十四電晶體114、第十五電晶體115、第十六電晶體116、和第十七電晶體117。使用p通道電晶體作為下列四個電晶體：第十八電晶體118、第十九電晶體119、第二十電晶體120、和第二十一電晶體121。
    使用在氧化物半導體層中形成通道的電晶體作為下列八個電晶體：第一電晶體101、第二電晶體102、第三電晶體103、第四電晶體104、第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。包括氧化物半導體的電晶體具有極小洩漏電流(亦稱為截止電流)的優點。請注意包括氧化物半導體的電晶體係為n通道電晶體。
    例如，因為電晶體之極小洩漏電流而獲得的優點即為提高邏輯電路中每單位面積的資料保留功能。一般而言，資料保留時間正比於漏電流，例如，在洩漏電流為1.0×10-24 A的情形下，資料保留時間為10年，而在洩漏電流為1.0×10-21 A的情形下，資料保留時間為三天至四天。當每改變一數元的洩漏電流時，就會大量改變資料保留時間，這對整個邏輯電路具有很大的影響。最好依照所需的特性來選擇最適宜的電晶體。
    在包括氧化物半導體的n通道電晶體之情形下，洩漏電流可小於或等於100 yA/μm(1.0×10-22 A)，最好小於或等於10 yA/μm(1.0×10-23 A)，更好是小於或等於1 yA/μm(1.0×10-24 A)。請注意在測量時的汲極電壓之絕對值最好等於閘極電壓的絕對值。即便閘極電壓變成-3 V以下，包括氧化物半導體之電晶體的洩漏電流仍保持極小。另一方面，在包括氧化物半導體的n通道電晶體之情形下，洩漏電流約為10 pA/μm(1.0×10-11 A)，且當閘極電壓變成-3 V以下時，洩漏電流便迅速地增加。又，洩漏電流也取決於測量時的電晶體之溫度。隨著溫度變愈高，洩漏電流就變愈大。
    使用在矽層中形成通道的電晶體作為下列13個電晶體：第五電晶體105、第六電晶體106、第七電晶體107、第八電晶體108、第九電晶體109、第十四電晶體114、第十五電晶體115、第十六電晶體116、第十七電晶體117、第十八電晶體118、第十九電晶體119、第二十電晶體120、和第二十一電晶體121。每個矽層可以是單晶矽層、微晶矽層、或非晶矽層。
    請注意第五電晶體105、第六電晶體106、第七電晶體107、第八電晶體108、第九電晶體109、第十四電晶體114、第十五電晶體115、第十六電晶體116、和第十七電晶體117中的所有或有些該9個電晶體可以包括氧化物半導體的電晶體代替。然而，包括氧化物半導體的電晶體儘管具有極低的截止電流，但具有比包括矽半導體的電晶體還低的運作速度。因此，考慮到對XOR電路100的運作速度之影響，有必要以包括氧化物半導體的電晶體代替這些電晶體。
    輸入至XOR電路100之兩信號的輸入信號A係輸入至第一電晶體101之源極和汲極之其中一者以及第十二電晶體112之源極和汲極之其中一者。輸入信號B係輸入至第四電晶體104之源極和汲極之其中一者以及第十三電晶體113之源極和汲極之其中一者。為輸入信號A之反向的信號AB係輸入至第三電晶體103之源極和汲極之其中一者以及第十電晶體110之源極和汲極之其中一者。為輸入信號B之反向的信號BB係輸入至第二電晶體102之源極和汲極之其中一者以及第十一電晶體111之源極和汲極之其中一者。
    為時脈信號CLK之反向的信號CLKB係輸入至第一電晶體101的閘極。第一電晶體101的閘極、第二電晶體102的閘極、第三電晶體103的閘極、和第四電晶體104的閘極係彼此電性連接。
    第一電晶體101之源極和汲極之另一者與第五電晶體105的閘極係彼此電性連接。第一電晶體101之源極和汲極之另一者與第五電晶體105之閘極的連接部分係稱為節點11。第二電晶體102之源極和汲極之另一者與第六電晶體106的閘極係彼此電性連接。第二電晶體102之源極和汲極之另一者與第六電晶體106之閘極的連接部分係稱為節點12。第三電晶體103之源極和汲極之另一者與第七電晶體107的閘極係彼此電性連接。第三電晶體103之源極和汲極之另一者與第七電晶體107之閘極的連接部分係稱為節點13。第四電晶體104之源極和汲極之另一者與第八電晶體108的閘極係彼此電性連接。第四電晶體104之源極和汲極之另一者與第八電晶體108之閘極的連接部分係稱為節點14。
    為時脈信號CLK之反向的信號CLKB係輸入至第十電晶體110的閘極。第十電晶體110的閘極、第十一電晶體111的閘極、第十二電晶體112的閘極、和第十三電晶體113的閘極係彼此電性連接。
    第十電晶體110之源極和汲極之另一者與第十四電晶體114的閘極係彼此電性連接。第十電晶體110之源極和汲極之另一者與第十四電晶體114之閘極的連接部分係稱為節點15。第十一電晶體111之源極和汲極之另一者與第十五電晶體115的閘極係彼此電性連接。第十一電晶體111之源極和汲極之另一者與第十五電晶體115之閘極的連接部分係稱為節點16。第十二電晶體112之源極和汲極之另一者與第十六電晶體116的閘極係彼此電性連接。第十二電晶體112之源極和汲極之另一者與第十六電晶體116之閘極的連接部分係稱為節點17。第十三電晶體113之源極和汲極之另一者與第十七電晶體117的閘極係彼此電性連接。第十三電晶體113之源極和汲極之另一者與第十七電晶體117之閘極的連接部分係稱為節點18。
    第十八電晶體118之源極和汲極之其中一者、第十九電晶體119之源極和汲極之其中一者、第二十電晶體120之源極和汲極之其中一者、和第二十一電晶體121之源極和汲極之其中一者係彼此電性連接並被供應電源電位VDD。時脈信號CLK輸入至第十八電晶體118的閘極。時脈信號CLK輸入至第二十一電晶體121的閘極。
    第十八電晶體118之源極和汲極之另一者、第十九電晶體119之源極和汲極之另一者、第二十電晶體120之閘極、第五電晶體105之源極和汲極之其中一者、和第七電晶體107之源極和汲極之其中一者係彼此電性連接。請注意第十八電晶體118之源極和汲極之另一者、第十九電晶體119之源極和汲極之另一者、第二十電晶體120之閘極、第五電晶體105之源極和汲極之其中一者、和第七電晶體107之源極和汲極之其中一者的連接部分係稱為節點D。
    第二十電晶體120之源極和汲極之另一者、第二十一電晶體121之源極和汲極之另一者、第十九電晶體119之閘極、第十四電晶體114之源極和汲極之其中一者、和第十六電晶體116之源極和汲極之其中一者係彼此電性連接。請注意第二十電晶體120之源極和汲極之另一者、第二十一電晶體121之源極和汲極之另一者、第十九電晶體119之閘極、第十四電晶體114之源極和汲極之其中一者、和第十六電晶體116之源極和汲極之其中一者的連接部分係稱為節點A。
    第五電晶體105之源極和汲極之另一者與第六電晶體106之源極和汲極之其中一者係彼此電性連接。第十四電晶體114之源極和汲極之另一者與第十五電晶體115之源極和汲極之其中一者係彼此電性連接。第七電晶體107之源極和汲極之另一者與第八電晶體108之源極和汲極之其中一者係彼此電性連接。第十六電晶體116之源極和汲極之另一者與第十七電晶體117之源極和汲極之其中一者係彼此電性連接。
    第六電晶體106之源極和汲極之另一者、第八電晶體108之源極和汲極之另一者、第十五電晶體115之源極和汲極之另一者、第十七電晶體117之源極和汲極之另一者、和第九電晶體109之源極和汲極之其中一者係彼此電性連接。
    時脈信號CLK輸入至第九電晶體109的閘極，且第九電晶體109之源極和汲極之另一者係電性連接參考電位GND端。請注意第九電晶體109之源極和汲極之另一者與參考電位GND端的連接部分係稱為節點G。
    輸出節點A的電位作為XOR電路100的輸出信號OUT。輸出節點D的電位作為XOR電路100的輸出信號OUTB，其為輸出信號OUT的反向。
    在本實施例的XOR電路100中，當關閉包括氧化物半導體之電晶體的閘極時，只有一條洩漏電流的路徑，其從電源電位VDD端到參考電位GND端；因此，能降低XOR電路100的功率耗損。
    第2A至2C圖顯示傳統的閂鎖電路作為對照實例。第2A圖所示之閂鎖電路220包括時控反向器221、反向器222、以及時控反向器223。
    時控反向器221的輸入端當作閂鎖電路220的輸入端IN。
    時控反向器221的輸出端係電性連接反向器222的輸入端以及時控反向器223的輸出端。時控反向器223的輸入端電性連接反向器222的輸出端並當作閂鎖電路220的輸出端OUT。
    第2B圖顯示應用於反向器222的電路配置。
    第2B圖所示之反向器133包括為p通道電晶體的電晶體131以及為n通道電晶體的電晶體132。
    反向器133中的電晶體131之閘極係電性連接電晶體132之閘極，並當作反向器133的輸入端IN。電晶體131之源極和汲極之其中一者被供應了電源電位VDD。電晶體131之源極和汲極之另一者係電性連接電晶體132之源極和汲極之其中一者，並當作反向器133的輸出端OUT。
    電晶體132之源極和汲極之另一者係電性連接參考電位GND端。
    第2C圖顯示應用於時控反向器221和時控反向器223之每一者的電路配置。
    第2C圖所示之時控反向器160包括為p通道電晶體的電晶體161、為p通道電晶體的電晶體162、為n通道電晶體的電晶體163以及為n通道電晶體的電晶體164。
    電晶體161之閘極係電性連接電晶體164之閘極，並當作時控反向器160的輸入端IN。電晶體161之源極和汲極之其中一者被供應了電源電位VDD。電晶體161之源極和汲極之另一者係電性連接電晶體162之源極和汲極之其中一者。
    時脈信號CLK輸入至電晶體162的閘極。電晶體162之源極和汲極之另一者係電性連接電晶體163之源極和汲極之其中一者，並當作時控反向器160的輸出端OUT。
    為時脈信號CLK之反向的信號CLKB輸入至電晶體163的閘極。電晶體163之源極和汲極之另一者係電性連接電晶體164之源極和汲極之其中一者。
    電晶體164之源極和汲極之另一者係電性連接參考電位GND端。
    第3圖顯示閂鎖電路220的具體電路配置，其包括反向器133、時控反向器160A、及時控反向器160B。請注意時控反向器160A和時控反向器160B各類似於時控反向器160。此外，時控反向器160A中的電晶體和時控反向器160B的電晶體都類似於時控反向器160中的電晶體，並在第3圖中分別另外以「A」和「B」標示。
    如第3圖所示，在閂鎖電路220中有三條從電源電位VDD端到參考電位GND端的洩漏電流之路徑(路徑I1至I3)。因此，可能會增加閂鎖電路220的功率耗損。
    如上所述，XOR電路100具有一條從電源電位VDD端到參考電位GND端的洩漏電流之路徑。因此，能降低XOR電路100的功率耗損。
    能使用包括氧化物半導體的8個電晶體以及包括矽半導體的13個電晶體來構成XOR電路100。
    如上所述，包括氧化物半導體之電晶體的洩漏電流是極小的。因此，即便停止供應電源電位VDD至XOR電路100，例如仍會保留第五電晶體105之閘極與第一電晶體101(為包括氧化物半導體的電晶體)之源極和汲極之另一者之間所累積的電荷。於是，在停止供應電源電位VDD前之狀態下的XOR電路100在重新啟動供應電源電位VDD後便能啟動其運作。
    以此方式，即便停止供應電源電位VDD，XOR電路100仍不會遺失資料。換言之，XOR電路100是非揮發記憶體電路。由於即便停止供應電源電位VDD資料仍不遺失，所以當關閉XOR電路100中的包括氧化物半導體之電晶體的閘極時，有可能停止供應電源電位VDD。因此，能降低非揮發XOR電路100的功率耗損。
    另外，在XOR電路100中，能堆疊包括氧化物半導體的電晶體以及包括矽半導體的電晶體(其說明在後)。因此，有可能減少XOR電路100的面積。 <XOR電路100的運作>
    參考第4圖、第5圖、第6圖、第7圖、和第8圖來說明本實施例之XOR電路100的運作。第4圖顯示XOR電路100的時序圖。在第4圖之時序圖中，將週期分成週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、和週期T10。第5圖、第6圖、第7圖、和第8圖分別顯示在週期T1、週期T2、週期T3、和週期T4中的XOR電路100之運作狀態。
    XOR電路100係為時脈同步電路，並當輸入相同時脈信號CLK至第九電晶體109、第十八電晶體118、和第二十一電晶體121時當作XOR電路。請注意只在週期T2、週期T4、週期T6、週期T8、和週期T10時決定輸出信號OUT，其中與時脈信號CLK同步來導通第9電晶體109。 <週期T1(參見第5圖)>
    首先，如第4圖中的週期T1所示，分別舉出輸入信號A和輸入信號B被分別設為H電位(VDD)和L電位(VSS)的情形。請注意在本說明書中，H電位(VDD)係指高電位(電源電位)且L電位(VSS)係指低電位(參考電位)。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。於是，以與輸入信號A相同的H電位(VDD)來充電第五電晶體105的閘極(節點11)，以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第六電晶體106的閘極(節點12)，以與信號AB(為輸入信號A之反向)相同的L電位(VSS)來充電第七電晶體107的閘極(節點13)，並以與輸入信號B相同的L電位(VSS)來充電第八電晶體108的閘極(節點14)。
    又，由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。因此，以與信號AB(為輸入信號A之反向)相同的L電位(VSS)來充電第十四電晶體114的閘極(節點15)，以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第十五電晶體115的閘極(節點16)，以與輸入信號A相同的H電位(VDD)來充電第十六電晶體116的閘極(節點17)，並以與輸入信號B相同的L電位(VSS)來充電第十七電晶體117的閘極(節點18)。
    如上所述，在週期T1中，係以相當於輸入信號A的電位和相當於輸入信號B的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T2(參見第6圖)>
    接下來，如第4圖中的週期T2所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於H電位(VDD)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點11的電位而打開了第五電晶體105。因為在節點12上累積了相當於H電位(VDD)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點12的電位而打開了第六電晶體106。因為在節點13上累積了相當於L電位(VSS)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點13的電位而關閉了第七電晶體107。因為在節點14上累積了相當於L電位(VSS)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點14的電位而關閉了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於L電位(VSS)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點15的電位而關閉了第十四電晶體114。因為在節點16上累積了相當於H電位(VDD)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點16的電位而打開了第十五電晶體115。因為在節點17上累積了相當於H電位(VDD)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點17的電位而打開了第十六電晶體116。因為在節點18上累積了相當於L電位(VSS)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點18的電位而關閉了第十七電晶體117。
    在XOR電路100中，第五電晶體105和第六電晶體106係電性串聯連接(區域50)，第七電晶體107和第八電晶體108係電性串聯連接(區域51)，且串聯連接的兩電晶體(區域50)係電性並聯連接並聯連接的兩電晶體(區域51)。第十四電晶體114和第十五電晶體115係電性串聯連接(區域52)，第十六電晶體116和第十七電晶體117係電性串聯連接(區域53)，且串聯連接的兩電晶體(區域52)係電性並聯連接串聯連接的兩電晶體(區域53)。
    此時，電流流進區域50但不流進區域51、區域52、和區域53中。因此，在節點D上累積之相當於H電位(VDD)的電荷會經由區域50和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點D流到節點G。
    由於電流從節點D流到節點G，因此節點D的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第二十電晶體120的閘極，使得第二十電晶體120(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有H電位(VDD)。
    第十九電晶體119和第二十電晶體120具有補償節點A和節點D之電位的功能。「補償節點A和節點D之電位」表示例如當節點D係設成L電位(VSS)時，第二十電晶體120便供應H電位(VDD)給節點A。例如，當節點A係設成L電位(VSS)時，第十九電晶體119便供應H電位(VDD)給節點D。亦即，當節點A和節點D之其中一者係設成L電位(VSS)時，便供應H電位(VDD)給節點A和節點D之另一者。
    請注意節點A的電位和節點D的電位係取決於第九電晶體109的導通狀態和截止狀態。換言之，只有當時脈信號CLK被設成H電位(VDD)時才決定輸出信號OUT的電位。因此，XOR電路100之輸出信號OUT的電位係在第4圖之時序圖中的週期T2、週期T4、週期T6、週期T8、和週期T10時決定。
    以此方式，在週期T2中，因應在H電位(VDD)之輸入信號A的輸入和在L電位(VSS)之輸入信號B的輸入而決定在H電位(VDD)的輸出信號OUT。
    如上所述，第十九電晶體119和第二十電晶體120各具有補償電位的功能，且第十八電晶體118和第二十一電晶體121各具有充電功能。因此，這四個電晶體具有作為一比較器的功能，此比較器可連續比較節點A之電位與節點D之電位並供應H電位(VDD)給與被設為L電位(VSS)之節點相對的節點。
    另外，第九電晶體109具有放電功能。節點A的電位或節點D的電位會經由導通的第九電晶體109被抽至節點G的參考電位(GND)。所以，只有當導通第九電晶體109時(時脈信號CLK被設成H電位(VDD))才決定輸出信號OUT的電位。因此，第九電晶體109也具有決定輸出信號OUT之最後電位的功能(決定電位的功能)。 <週期T3(參見第7圖)>
    接下來，如第4圖中的週期T3所示，舉出輸入信號A和輸入信號B被設為L電位(VSS)的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。於是，以與輸入信號A相同的L電位(VSS)來充電第五電晶體105的閘極(節點11)，以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第六電晶體106的閘極(節點12)，以與信號AB(為輸入信號A之反向)相同的H電位(VDD)來充電第七電晶體107的閘極(節點13)，並以與輸入信號B相同的L電位(VSS)來充電第八電晶體108的閘極(節點14)。
    又，由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。因此，以與信號AB(為輸入信號A之反向)相同的H電位(VDD)來充電第十四電晶體114的閘極(節點15)，以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第十五電晶體115的閘極(節點16)，以與輸入信號A相同的L電位(VSS)來充電第十六電晶體116的閘極(節點17)，並以與輸入信號B相同的L電位(VSS)來充電第十七電晶體117的閘極(節點18)。
    如上所述，在週期T3中，係以相當於輸入信號A的電位和相當於輸入信號B的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T4(參見第8圖)>
    接下來，如第4圖中的週期T4所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於L電位(VSS)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點11的電位而關閉了第五電晶體105。因為在節點12上累積了相當於H電位(VDD)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點12的電位而打開了第六電晶體106。因為在節點13上累積了相當於H電位(VDD)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點13的電位而打開了第七電晶體107。因為在節點14上累積了相當於L電位(VSS)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點14的電位而關閉了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於H電位(VDD)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點15的電位而打開了第十四電晶體114。因為在節點16上累積了相當於H電位(VDD)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點16的電位而打開了第十五電晶體115。因為在節點17上累積了相當於L電位(VSS)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點17的電位而關閉了第十六電晶體116。因為在節點18上累積了相當於L電位(VSS)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點18的電位而關閉了第十七電晶體117。
    此時，電流流進區域52但不流進區域50、區域51、和區域53中。因此，在節點A上所累積的H電位(VDD)會經由區域52和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第二十電晶體120(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    以此方式，在週期T4中，因應在L電位(VSS)之輸入信號A的輸入和在L電位(VSS)之輸入信號B的輸入而決定在L電位(VSS)的輸出信號OUT。
    因此，當輸入L電位(VSS)作為輸入信號A(輸入信號B)且輸入H電位(VDD)作為輸入信號B(輸入信號A)時，便形成通過區域50(或區域51)和第九電晶體109的電流路徑，如此形成從節點D到節點G的電流路徑。另外，當輸入H電位(VDD)(L電位(VSS))作為輸入信號A和輸入信號B時，便形成通過區域52(或區域53)和第九電晶體109的電流路徑，如此形成從節點A到節點G的電流路徑。
    換言之，當輸入不同的電位作為輸入信號A和輸入信號B時，便永遠將節點A設成H電位(VDD)，且將輸出信號OUT永遠設成H電位(VDD)。另一方面，當輸入相同的電位作為輸入信號A和輸入信號B時，便永遠將節點A設成L電位(VSS)，且將輸出信號OUT永遠設成L電位(VSS)。XOR電路係配置以此方式來運作。
    因此，利用電荷保留部的對稱性來控制輸入至八個輸入端的輸入信號A和輸入信號B，藉此能得到輸出信號係根據輸入信號A是否等於輸入信號B來改變的XOR電路。
    週期T5和週期T6的運作與週期T1和週期T2的運作類似。在分別輸入L電位(VSS)和H電位(VDD)作為輸入信號A和輸入信號B的情形下，週期T7和週期T8的運作會符合週期T1和週期T2的運作。在輸入H電位(VDD)作為輸入信號A和輸入信號B的情形下，週期T9和週期T10的運作會符合週期T3和週期T4的運作。
    根據本實施例，能抑制XOR電路中的洩漏電流之路徑數量增加。藉此，能降低XOR電路的功率耗損。
    根據本實施例，即便停止電源供應，XOR電路仍能保留資料。
    根據本實施例，有可能在XOR電路中堆疊包括氧化物半導體的電晶體和包括矽半導體的電晶體；因此，能減少電路的面積。 <MUX電路>
    參考第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、和第15圖來說明MUX電路，其具有資料保留功能且減少功率耗損。 <MUX電路200的結構>
    第9圖係本實施例之MUX電路的電路圖。第9圖中的MUX電路200具有類似於第1圖中的XOR電路100的結構，其中以輸入信號S代替為輸入信號B之反向且輸入至第二電晶體102之源極和汲極之其中一者的信號BB，以輸入信號B代替為輸入信號A之反向且輸入至第三電晶體103之源極和汲極之其中一者的信號AB，以為輸入信號S之反向的信號SB代替輸入至第四電晶體104之源極和汲極之其中一者的輸入信號B，以為輸入信號B之反向的信號BB代替為輸入信號A之反向且輸入至第十電晶體110之源極和汲極之其中一者的信號AB，以為輸入信號S之反向的信號SB代替為輸入信號B之反向且輸入至第十一電晶體111之源極和汲極之其中一者的信號BB，以為輸入信號A之反向的信號AB代替輸入至第十二電晶體112之源極和汲極之其中一者的輸入信號A，並以輸入信號S代替輸入至第十三電晶體113之源極和汲極之其中一者的輸入信號B。請注意輸入至第一電晶體101之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    請注意當選擇輸入信號A時，便輸入H電位(VDD)作為輸入信號S，而當選擇輸入信號B時，便輸入L電位(VSS)作為輸入信號S。
    在本實施例的MUX電路200中，當關閉包括氧化物半導體的電晶體之閘極時，只有一條洩漏電流路徑，其從電源電位VDD端到參考電位GND端；因此，可降低MUX電路200的功率耗損。
    即便停止供應電源電位VDD，MUX電路200仍不會遺失資料。換言之，MUX電路200是非揮發記憶體電路。由於即便停止供應電源電位VDD資料仍不遺失，所以當關閉MUX電路200中的包括氧化物半導體之電晶體的閘極時，有可能停止供應電源電位VDD。因此，能降低非揮發MUX電路200的功率耗損。
    另外，在MUX電路200中，能堆疊包括氧化物半導體的電晶體以及包括矽半導體的電晶體(其說明在後)。因此，有可能減少MUX電路200的面積。 <MUX電路200的運作>
    參考第10圖、第11圖、第12圖、第13圖、第14圖、和第15圖來說明MUX電路200的運作。第10圖顯示MUX電路200的時序圖。在第10圖之時序圖中，將週期分成週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、週期T10、週期T11、週期T12、週期T13、週期T14、週期T15、和週期T16。第11圖、第12圖、第13圖、第14圖、和第15圖顯示在週期T1、週期T2、週期T3、週期T4、週期T9、週期T10、週期T15、和週期T16中的MUX電路200之運作狀態。
    MUX電路200係為時脈同步電路，並當輸入相同時脈信號CLK至第十八電晶體118、第二十一電晶體121、和第九電晶體109時當作MUX電路。請注意只在週期T2、週期T4、週期T6、週期T8、週期T10、週期T12、週期T14、和週期T16時決定輸出信號OUT，其中與時脈信號CLK同步來導通第9電晶體109。 <週期T1(參見第11圖)>
    首先，如第10圖中的週期T1所示，舉出輸入信號A被設為H電位(VDD)、輸入信號B被設為L電位(VSS)、且輸入信號S被設為L電位(VSS)的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。於是，以與輸入信號A相同的H電位(VDD)來充電第五電晶體105的閘極(節點11)，以與輸入信號S相同的L電位(VSS)來充電第六電晶體106的閘極(節點12)，以與輸入信號B相同的L電位(VSS)來充電第七電晶體107的閘極(節點13)，並以與信號SB(為輸入信號S之反向)相同的H電位(VDD)來充電第八電晶體108的閘極(節點14)。
    又，由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。因此，以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第十四電晶體114的閘極(節點15)，以與信號SB(為輸入信號S之反向)相同的H電位(VDD)來充電第十五電晶體115的閘極(節點16)，以與信號AB(為輸入信號A之反向)相同的L電位(VSS)來充電第十六電晶體116的閘極(節點17)，並以與輸入信號S相同的L電位(VSS)來充電第十七電晶體117的閘極(節點18)。
    如上所述，在週期T1中，係以相當於輸入信號A的電位、相當於輸入信號B的電位、和相當於輸入信號S的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T2(參見第12圖)>
    接下來，如第10圖中的週期T2所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於H電位(VDD)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點11的電位而打開了第五電晶體105。因為在節點12上累積了相當於L電位(VSS)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點12的電位而關閉了第六電晶體106。因為在節點13上累積了相當於L電位(VSS)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點13的電位而關閉了第七電晶體107。因為在節點14上累積了相當於H電位(VDD)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點14的電位而打開了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於H電位(VDD)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點15的電位而打開了第十四電晶體114。因為在節點16上累積了相當於H電位(VDD)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點16的電位而打開了第十五電晶體115。因為在節點17上累積了相當於L電位(VSS)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點17的電位而關閉了第十六電晶體116。因為在節點18上累積了相當於L電位(VSS)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點18的電位而關閉了第十七電晶體117。
    此時，電流流進區域52但不流進區域50、區域51、和區域53中。因此，在節點A上所累積的H電位(VDD)會經由區域52和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    如上所述，在週期T2中，決定並輸出為輸入信號B之電位且被選擇作為輸入信號S的L電位(VSS)作為輸出信號OUT。
    週期T3和週期T4時的運作原理與週期T1和週期T2時的運作原理類似。當輸入L電位(VSS)作為輸入信號A、輸入信號B、和輸入信號S時，電流流進區域52但不流進區域50、區域51、和區域53中，如第13圖所示。因此，在節點A上所累積的H電位(VDD)會經由區域52和第九電晶體109被抽至節點G的參考電位(GND)。亦即，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    如上所述，在週期T3和週期T4中，決定並輸出為輸入信號B之電位且被選擇作為輸入信號S的L電位(VSS)作為輸出信號OUT。
    週期T9和週期T10時的運作原理與週期T1和週期T2時的運作原理類似。當輸入H電位(VDD)作為輸入信號A和輸入信號S，且輸入L電位(VSS)作為輸入信號B時，電流流進區域50但不流進區域51、區域52、和區域53中，如第14圖所示。因此，在節點D上所累積的H電位(VDD)會經由區域50和第九電晶體109被抽至節點G的參考電位(GND)。亦即，電流從節點D流到節點G。
    由於電流從節點D流到節點G，因此節點D的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第二十電晶體120的閘極，使得第二十電晶體120(p通道)打開。打開第二十電晶體120，以供應H電位(VDD)給節點A。此時，決定節點A的電位，且輸出信號OUT具有H電位(VDD)。
    如上所述，在週期T9和週期T10中，決定並輸出為輸入信號A之電位且被選擇作為輸入信號S的H電位(VDD)作為輸出信號OUT。
    週期T15和週期T16時的運作原理與週期T1和週期T2時的運作原理類似。當輸入L電位(VSS)作為輸入信號A，且輸入H電位(VDD)作為輸入信號B和輸入信號S時，電流流進區域53但不流進區域50、區域51、和區域52中，如第15圖所示。因此，在節點A上所累積的H電位(VDD)會經由區域53和第九電晶體109被抽至節點G的參考電位(GND)。亦即，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點A的電位，並輸出L電位(VSS)作為輸出信號OUT。
    如上所述，在週期T15和週期T16中，決定並輸出為輸入信號A之電位且被選擇作為輸入信號S的L電位(VSS)作為輸出信號OUT。
    第10圖、第11圖、第12圖、第13圖、第14圖、和第15圖顯示輸出信號OUT只取決於被選擇作為輸入信號S的信號，而不取決於其他輸入信號。在MUX電路200的例子中，當選擇輸入信號A時，便輸入H電位(VDD)作為輸入信號S，而當選擇輸入信號B時，便輸入L電位(VSS)作為輸入信號S。因此，在將輸入信號S設成H電位(VDD)的情況下，輸出相當於在週期中輸入之輸入信號A之電位的電位作為輸出信號OUT，而在將輸入信號S設成L電位(VSS)的情況下，輸出相當於在週期中輸入之輸入信號B之電位的電位作為輸出信號OUT。
    因此，利用電荷保留部的對稱性來控制輸入至八個輸入端的輸入信號A、輸入信號B、和輸入信號S，藉此能提供從複數個輸入信號中選擇一個輸入信號並輸出一個輸入信號作為輸出信號的MUX電路。
    請注意同樣適用週期T5、週期T6、週期T7、週期T8、週期T11、週期T12、週期T13、和週期T14，因此省略其說明。在週期T5和週期T6中，決定並輸出為輸入信號B之電位且被選擇作為輸入信號S的H電位(VDD)作為輸出信號OUT。在週期T7和週期T8中，決定並輸出為輸入信號B之電位且被選擇作為輸入信號S的H電位(VDD)作為輸出信號OUT。在週期T11和週期T12中，決定並輸出為輸入信號A之電位且被選擇作為輸入信號S的L電位(VSS)作為輸出信號OUT。在週期T13和週期T14中，決定並輸出為輸入信號A之電位且被選擇作為輸入信號S的H電位(VDD)作為輸出信號OUT。
    根據本實施例，能抑制MUX電路的洩漏電流之路徑數量增加。所以，能降低MUX電路的功率耗損。
    根據本實施例，即便停止電源供應，MUX電路仍能保留資料。
    根據本實施例，有可能在MUX電路中堆疊包括氧化物半導體的電晶體和包括矽半導體的電晶體；因此，能減少電路的面積。
    本實施例能適當地與本說明書中的任何其他實施例結合。 (實施例2)
    在本實施例中，將在實施例1所述之邏輯電路中的輸入端合併。具體來說，決定包括在區域50和區域51中的四個電晶體之閘極電位之位準的四個輸入端係彼此電性連接，且決定包括在區域52和區域53中的四個電晶體之閘極電位之位準的四個輸入端係彼此電性連接。總之，合併八個輸入端以形成兩個輸入端。將參考第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖、第24圖、及第25圖來說明能藉由控制輸入至輸入端的輸入信號並合併輸入端來實現的特定邏輯電路。 <反向器電路>
    參考第16圖、第17圖、第18圖、和第19圖來說明反向器電路，其具有資料保留功能且減少功率耗損。 <反向器電路300的結構>
    第16圖係本實施例之反向器電路的電路圖。第16圖中的反向器電路300具有類似於第1圖中的XOR電路100的結構，其中將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端、將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端、將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第一輸入端。
    換言之，以為輸入信號B之反向的信號AB代替輸入至第一電晶體101之源極和汲極之其中一者的輸入信號A、為輸入信號B之反向且輸入至第二電晶體102之源極和汲極之其中一者的信號BB、及輸入至第四電晶體104之源極和汲極之其中一者的輸入信號B。請注意輸入至第三電晶體103之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    另外，將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第二輸入端。
    換言之，以輸入信號A代替為輸入信號A之反向且輸入至第十電晶體110之源極和汲極之其中一者的信號AB、為輸入信號B之反向且輸入至第十一電晶體111之源極和汲極之其中一者的信號BB、及輸入至第十三電晶體113之源極和汲極之其中一者的輸入信號B。請注意輸入至第十二電晶體112之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    在反向器電路300中，當關閉包括氧化物半導體的電晶體之閘極時，只有一條洩漏電流路徑，其從電源電位VDD端到參考電位GND端；因此，可降低反向器電路300的功率耗損。
    即便停止供應電源電位VDD，反向器電路300仍不會遺失資料。換言之，反向器電路300是非揮發記憶體電路。由於即便停止供應電源電位VDD資料仍不遺失，所以當關閉反向器電路300中的包括氧化物半導體之電晶體的閘極時，有可能停止供應電源電位VDD。因此，能降低非揮發反向器電路300的功率耗損。
    另外，在反向器電路300中，能堆疊包括氧化物半導體的電晶體以及包括矽半導體的電晶體(其說明在後)。因此，有可能減少反向器電路300的面積。 <反向器電路300的運作>
    參考第18圖、第19圖、和第20圖來說明反向器電路300的運作。第17圖顯示反向器電路300的時序圖。在第17圖之時序圖中，將週期分成週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、和週期T10。第18圖、第19圖、和第20圖顯示在週期T1、週期T2、週期T3、和週期T4中的反向器電路300之運作狀態。
    反向器電路300係為時脈同步電路，並當輸入相同時脈信號CLK至第十八電晶體118、第二十一電晶體121、和第九電晶體109時當作反向器電路。請注意只在週期T2、週期T4、週期T6、週期T8、和週期T10時決定輸出信號OUT，其中與時脈信號CLK同步來導通第9電晶體109。 <週期T1(參見第18圖)>
    首先，如第17圖中的週期T1所示，舉出輸入H電位(VDD)至第二輸入端作為輸入信號A的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端、將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端、將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接(第一輸入端)。
    藉此，以與信號AB(為輸入信號A之反向)相同的L電位(VSS)來充電第五電晶體105的閘極(節點11)、第六電晶體106的閘極(節點12)、第七電晶體107的閘極(節點13)、和第八電晶體108的閘極(節點14)。
    又，由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接(第二輸入端)。
    藉此，以與輸入信號A相同的H電位(VDD)來充電第十四電晶體114的閘極(節點15)、第十五電晶體115的閘極(節點16)、第十六電晶體116的閘極(節點17)、和第十七電晶體117的閘極(節點18)。
    如上所述，在週期T1中，係以相當於輸入信號A的電位和相當於信號AB(為輸入信號A之反向)的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T2(參見第19圖)>
    接下來，如第17圖中的週期T2所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於L電位(VSS)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點11的電位而關閉了第五電晶體105。因為在節點12上累積了相當於L電位(VSS)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點12的電位而關閉了第六電晶體106。因為在節點13上累積了相當於L電位(VSS)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點13的電位而關閉了第七電晶體107。因為在節點14上累積了相當於L電位(VSS)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點14的電位而關閉了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於H電位(VDD)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點15的電位而打開了第十四電晶體114。因為在節點16上累積了相當於H電位(VDD)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點16的電位而打開了第十五電晶體115。因為在節點17上累積了相當於H電位(VDD)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點17的電位而打開了第十六電晶體116。因為在節點18上累積了相當於H電位(VDD)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點18的電位而打開了第十七電晶體117。
    此時，電流流進區域52和區域53中但不流進區域50和區域51中。因此，在節點A上所累積的H電位(VDD)會經由區域52或區域53和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    如上所述，在週期T2中，決定並輸出為H電位(VDD)(為輸入信號A之電位)之反向的L電位(VSS)作為輸出信號OUT。 <週期T3(參見第18圖)>
    首先，如第17圖中的週期T3所示，舉出輸入L電位(VSS)至第二輸入端作為輸入信號A的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端、將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端、將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接(第一輸入端)。
    藉此，以與信號AB(為輸入信號A之反向)相同的H電位(VDD)來充電第五電晶體105的閘極(節點11)、第六電晶體106的閘極(節點12)、第七電晶體107的閘極(節點13)、和第八電晶體108的閘極(節點14)。
    由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接(第二輸入端)。
    藉此，以與輸入信號A相同的L電位(VSS)來充電第十四電晶體114的閘極(節點15)、第十五電晶體115的閘極(節點16)、第十六電晶體116的閘極(節點17)、和第十七電晶體117的閘極(節點18)。
    如上所述，在週期T3中，係以相當於輸入信號A的電位和相當於信號AB(為輸入信號A之反向)的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T4(參見第20圖)>
    接下來，如第17圖中的週期T4所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於H電位(VDD)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點11的電位而打開了第五電晶體105。因為在節點12上累積了相當於H電位(VDD)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點12的電位而打開了第六電晶體106。因為在節點13上累積了相當於H電位(VDD)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點13的電位而打開了第七電晶體107。因為在節點14上累積了相當於H電位(VDD)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點14的電位而打開了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於L電位(VSS)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點15的電位而關閉了第十四電晶體114。因為在節點16上累積了相當於L電位(VSS)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點16的電位而關閉了第十五電晶體115。因為在節點17上累積了相當於L電位(VSS)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點17的電位而關閉了第十六電晶體116。因為在節點18上累積了相當於L電位(VSS)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點18的電位而關閉了第十七電晶體117。
    此時，電流流進區域50和區域51中但不流進區域52和區域53中。因此，在節點D上所累積的H電位(VDD)會經由區域50和區域51和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點D流到節點G。
    由於電流從節點D流到節點G，因此節點D的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第二十電晶體120的閘極，使得第二十電晶體120(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有H電位(VDD)。
    如上所述，在週期T4中，決定並輸出為L電位(VSS)(為輸入信號A之電位)之反向的H電位(VDD)作為輸出信號OUT。
    週期T5和週期T6的運作與週期T1和週期T2的運作類似。週期T9和週期T10的運作亦與週期T1和週期T2的運作類似。在輸入H電位(VDD)至第二輸入端作為輸入信號A的情形下，電流流進區域52和區域53中但不流進區域50和區域51中，如第19圖所示。總之，電流從節點A流到節點G。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    如上所述，在週期T6和週期T10中，決定並輸出為H電位(VDD)(為輸入信號A之電位)之反向的L電位(VSS)作為輸出信號OUT。
    週期T7和週期T8的運作與週期T3和週期T4的運作類似。在輸入L電位(VSS)至第二輸入端作為輸入信號A的情形下，電流流進區域50和區域51中但不流進區域52和區域53中，如第20圖所示。總之，電流從節點D流到節點G。所以，施加L電位(VSS)至第二十電晶體120的閘極，因而打開第二十電晶體120(p通道)。此時，決定節點A的電位，且輸出信號OUT具有H電位(VDD)。
    如上所述，在週期T8中，決定並輸出為L電位(VSS)(為輸入信號A之電位)之反向的H電位(VDD)作為輸出信號OUT。
    第16圖、第17圖、第18圖、第19圖、和第20圖顯示輸出與輸入作為輸入信號A之電位相反的電位作為輸出信號OUT。在反向器電路300中，在將輸入信號A設成H電位(VDD)的情形下，會輸出與在此週期時輸入的輸入信號A之電位相反的L電位(VSS)作為輸出信號OUT；在將輸入信號A設成L電位(VSS)的情形下，會輸出與在此週期時輸入的輸入信號A之電位相反的H電位(VDD)作為輸出信號OUT。
    於是，靠近區域50和區域51的四個輸入端會彼此電性連接，且靠近區域52和區域53的四個輸入端會彼此電性連接，藉此達到輸出與輸入至第二輸入端的輸入信號之電位相反的電位作為輸出信號的反向器電路。
    根據本實施例，能抑制反向器電路中的洩漏電流之路徑數量增加。藉此，能降低反向器電路的功率耗損。
    根據本實施例，即便停止電源供應，反向器電路仍能保留資料。
    根據本實施例，有可能在反向器電路中堆疊包括氧化物半導體的電晶體和包括矽半導體的電晶體；因此，能減少電路的面積。 <暫存器電路>
    參考第21圖、第22圖、第23圖、第24圖、和第25圖來說明暫存器電路，其具有資料保留功能且減少功率耗損。 <暫存器電路400的結構>
    第21圖係本實施例之暫存器電路的電路圖。第21圖中的暫存器電路400具有類似於第1圖中的XOR電路100的結構，其中將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端、將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端、將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第一輸入端。
    換言之，以輸入信號A代替為輸入信號B之反向且輸入至第二電晶體102之源極和汲極之其中一者的的信號BB、為輸入信號A之反向且輸入至第三電晶體103之源極和汲極之其中一者的信號AB、及輸入至第四電晶體104之源極和汲極之其中一者的輸入信號B。請注意輸入至第一電晶體101之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    另外，將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第二輸入端。
    換言之，以為輸入信號A之反向的信號AB代替為輸入信號B之反向且輸入至第十一電晶體111之源極和汲極之其中一者的信號BB、輸入至第十二電晶體112之源極和汲極之其中一者的輸入信號A、及輸入至第十三電晶體113之源極和汲極之其中一者的輸入信號B。請注意輸入至第十電晶體110之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    在暫存器電路400中，當關閉包括氧化物半導體的電晶體之閘極時，只有一條洩漏電流路徑，其從電源電位VDD端到參考電位GND端；因此，可降低暫存器電路400的功率耗損。
    即便停止供應電源電位VDD，暫存器電路400仍不會遺失資料。換言之，暫存器電路400是非揮發記憶體電路。由於即便停止供應電源電位VDD資料仍不遺失，所以當關閉暫存器電路400中的包括氧化物半導體之電晶體的閘極時，有可能停止供應電源電位VDD。因此，能降低非揮發暫存器電路400的功率耗損。
    另外，在暫存器電路400中，能堆疊包括氧化物半導體的電晶體以及包括矽半導體的電晶體(其說明在後)。因此，有可能減少暫存器電路400的面積。 <暫存器電路400的運作>
    參考第23圖、第24圖、和第25圖來說明暫存器電路400的運作。第22圖係為暫存器電路400的時序圖。在第22圖之時序圖中，將週期分成週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、和週期T10。第23圖、第24圖、和第25圖顯示在週期T1、週期T2、週期T3、和週期T4中的暫存器電路400之運作狀態。
    暫存器電路400係為時脈同步電路，並當輸入相同時脈信號CLK至第十八電晶體118、第二十一電晶體121、和第九電晶體109時當作暫存器電路。請注意只在週期T2、週期T4、週期T6、週期T8、和週期T10時決定輸出信號OUT，其中與時脈信號CLK同步來導通第9電晶體109。 <週期T1(參見第23圖)>
    首先，如第22圖中的週期T1所示，舉出輸入H電位(VDD)至第一輸入端作為輸入信號A的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端、將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端、將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接(第一輸入端)。
    藉此，以與輸入信號A相同的H電位(VDD)來充電第五電晶體105的閘極(節點11)、第六電晶體106的閘極(節點12)、第七電晶體107的閘極(節點13)、和第八電晶體108的閘極(節點14)。
    由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接(第二輸入端)。
    藉此，以與信號AB(為輸入信號A之反向)相同的L電位(VSS)來充電第十四電晶體114的閘極(節點15)、第十五電晶體115的閘極(節點16)、第十六電晶體116的閘極(節點17)、和第十七電晶體117的閘極(節點18)。
    如上所述，在週期T1中，係以相當於輸入信號A的電位和相當於信號AB(為輸入信號A之反向)的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T2(參見第24圖)>
    接下來，如第22圖中的週期T2所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於H電位(VDD)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點11的電位而打開了第五電晶體105。因為在節點12上累積了相當於H電位(VDD)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點12的電位而打開了第六電晶體106。因為在節點13上累積了相當於H電位(VDD)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點13的電位而打開了第七電晶體107。因為在節點14上累積了相當於H電位(VDD)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點14的電位而打開了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於L電位(VSS)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點15的電位而關閉了第十四電晶體114。因為在節點16上累積了相當於L電位(VSS)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點16的電位而關閉了第十五電晶體115。因為在節點17上累積了相當於L電位(VSS)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點17的電位而關閉了第十六電晶體116。因為在節點18上累積了相當於L電位(VSS)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點18的電位而關閉了第十七電晶體117。
    此時，電流流進區域50和區域51中但不流進區域52和區域53中。因此，在節點D上所累積的H電位(VDD)會經由區域50或區域51和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點D流到節點G。
    由於電流從節點D流到節點G，因此節點D的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第二十電晶體120的閘極，使得第二十電晶體120(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有H電位(VDD)。
    如上所述，在週期T2中，決定並輸出與輸入信號A相同的H電位(VDD)作為輸出信號OUT。 <週期T3(參見第23圖)>
    首先，如第22圖中的週期T3所示，舉出輸入L電位(VSS)至第一輸入端作為輸入信號A的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端、將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端、將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接(第一輸入端)。
    藉此，以與輸入信號A相同的L電位(VSS)來充電第五電晶體105的閘極(節點11)、第六電晶體106的閘極(節點12)、第七電晶體107的閘極(節點13)、和第八電晶體108的閘極(節點14)。
    又，由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端、將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端、和將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接(第二輸入端)。
    藉此，以與信號AB(為輸入信號A之反向)相同的H電位(VDD)來充電第十四電晶體114的閘極(節點15)、第十五電晶體115的閘極(節點16)、第十六電晶體116的閘極(節點17)、和第十七電晶體117的閘極(節點18)。
    如上所述，在週期T3中，係以相當於輸入信號A的電位和相當於信號AB(為輸入信號A之反向)的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T4(參見第25圖)>
    接下來，如第22圖中的週期T4所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於L電位(VSS)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點11的電位而關閉了第五電晶體105。因為在節點12上累積了相當於L電位(VSS)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點12的電位而關閉了第六電晶體106。因為在節點13上累積了相當於L電位(VSS)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點13的電位而關閉了第七電晶體107。因為在節點14上累積了相當於L電位(VSS)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點14的電位而關閉了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於H電位(VDD)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點15的電位而打開了第十四電晶體114。因為在節點16上累積了相當於H電位(VDD)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點16的電位而打開了第十五電晶體115。因為在節點17上累積了相當於H電位(VDD)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點17的電位而打開了第十六電晶體116。因為在節點18上累積了相當於H電位(VDD)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點18的電位而打開了第十七電晶體117。
    此時，電流流進區域52和區域53中但不流進區域50和區域51中。因此，在節點A上所累積的H電位(VDD)會經由區域52或區域53和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    如上所述，在週期T4中，決定並輸出與輸入信號A相同的L電位(VSS)作為輸出信號OUT。
    週期T5和週期T6的運作與週期T1和週期T2的運作類似。週期T9和週期T10的運作亦與週期T1和週期T2的運作類似。在輸入H電位(VDD)至第一輸入端作為輸入信號A的情形下，電流流進區域50和區域51中但不流進區域52和區域53中，如第24圖所示。總之，電流從節點D流到節點G。所以，施加L電位(VSS)至第二十電晶體120的閘極，因而打開第二十電晶體120(p通道)。此時，決定節點A的電位，且輸出信號OUT具有H電位(VDD)。
    如上所述，在週期T6和週期T10中，決定並輸出與H電位(VDD)(為輸入信號A之電位)相同的電位作為輸出信號OUT。
    週期T7和週期T8的運作與週期T3和週期T4的運作類似。在輸入L電位(VSS)至第一輸入端作為輸入信號A的情形下，電流流進區域52和區域53中但不流進區域50和區域51中，如第25圖所示。總之，電流從節點A流到節點G。所以，施加L電位(VSS)至第十九電晶體119的閘極，因而打開第十九電晶體119(p通道)。此時，決定節點A的電位，且輸出信號OUT具有L電位(VSS)。
    如上所述，在週期T8中，決定並輸出與輸入信號A之電位相同的L電位(VSS)作為輸出信號OUT。
    第21圖、第22圖、第23圖、第24圖、和第25圖顯示輸出與輸入作為輸入信號A之電位相同的電位作為輸出信號OUT。在暫存器電路400中，在將輸入信號A設成H電位(VDD)的情形下，會輸出與在此週期時輸入的輸入信號A之電位相同的H電位(VDD)作為輸出信號OUT；在將輸入信號A設成L電位(VSS)的情形下，會輸出與在此週期時輸入的輸入信號A之電位相同的L電位(VSS)作為輸出信號OUT。
    於是，靠近區域50和區域51的四個輸入端會彼此電性連接，且靠近區域52和區域53的四個輸入端會彼此電性連接，藉此達到輸出與輸入至第一輸入端的輸入信號之電位相同的電位作為輸出信號的暫存器電路。
    根據本實施例，能抑制暫存器電路中的洩漏電流之路徑數量增加。藉此，能降低暫存器電路的功率耗損。
    根據本實施例，即便停止電源供應，暫存器電路仍能保留資料。
    根據本實施例，有可能在暫存器電路中堆疊包括氧化物半導體的電晶體和包括矽半導體的電晶體；因此，能減少電路的面積。
    本實施例能適當地與本說明書中的任何其他實施例結合。 (實施例3)
    在本實施例中，將在實施例1所述之邏輯電路中的輸入端合併。具體來說，決定包括在區域50中的其中一個電晶體之閘極電位之位準的一個輸入端以及決定包括在區域51中的其中一個電晶體之閘極電位之位準的一個輸入端係彼此電性連接。決定包括在區域50中的另一個電晶體之閘極電位之位準的一個輸入端以及決定包括在區域51中的另一個電晶體之閘極電位之位準的一個輸入端係彼此電性連接。又，決定包括在區域52中的兩個電晶體之閘極電位之位準的兩個輸入端係彼此電性連接，而決定包括在區域53中的兩個電晶體之閘極電位之位準的兩個輸入端係彼此電性連接。總之，合併八個輸入端以形成四個輸入端。將參考第26圖、第27圖、第28圖、第29圖、第30圖、及第31圖來說明能藉由控制輸入至輸入端的輸入信號並合併輸入端來實現的特定邏輯電路(NAND電路)。 <NAND電路>
    參考第26圖、第27圖、第28圖、第29圖、第30圖、及第31圖來說明NAND電路，其具有資料保留功能且減少功率耗損。 <NAND電路500的結構>
    第26圖係本實施例之NAND電路的電路圖。第26圖中的NAND電路500具有類似於第1圖中的XOR電路100的結構，其中將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第一輸入端。另外，將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第二輸入端。
    換言之，以輸入信號B代替為輸入信號B之反向且輸入至第二電晶體102之源極和汲極之其中一者的信號BB，並以輸入信號A代替為輸入信號A之反向且輸入至第三電晶體103之源極和汲極之其中一者的的信號AB。請注意輸入至第一電晶體101之源極和汲極之其中一者的信號以及輸入至第四電晶體104之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第三輸入端。另外，將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接。電性連接的輸入端係稱為第四輸入端。
    換言之，以為輸入信號A之反向的信號AB代替為輸入信號B之反向且輸入至第十一電晶體111之源極和汲極之其中一者的信號BB，並以為輸入信號B之反向的信號BB代替輸入至第十二電晶體112之源極和汲極之其中一者的輸入信號A以及輸入至第十三電晶體113之源極和汲極之其中一者的輸入信號B。請注意輸入至第十電晶體110之源極和汲極之其中一者的信號係與第1圖之XOR電路100中的相同。
    在NAND電路500中，當關閉包括氧化物半導體的電晶體之閘極時，只有一條洩漏電流路徑，其從電源電位VDD端到參考電位GND端；因此，可降低NAND電路500的功率耗損。
    即便停止供應電源電位VDD，NAND電路500仍不會遺失資料。換言之，NAND電路500是非揮發記憶體電路。由於即便停止供應電源電位VDD資料仍不遺失，所以當關閉NAND電路500中的包括氧化物半導體之電晶體的閘極時，有可能停止供應電源電位VDD。因此，能降低非揮發NAND電路500的功率耗損。
    另外，在NAND電路500中，能堆疊包括氧化物半導體的電晶體以及包括矽半導體的電晶體(其說明在後)。因此，有可能減少NAND電路500的面積。 <NAND電路500的運作>
    參考第27圖、第28圖、第29圖、第30圖、和第31圖來說明NAND電路500的運作。第27圖顯示NAND電路500的時序圖。在第27圖之時序圖中，將週期分成週期T1、週期T2、週期T3、週期T4、週期T5、週期T6、週期T7、週期T8、週期T9、和週期T10。第28圖、第29圖、第30圖、和第31圖顯示在週期T1、週期T2、週期T3、和週期T4中的NAND電路500之運作狀態。
    NAND電路500係為時脈同步電路，並當輸入相同時脈信號CLK至第十八電晶體118、第二十一電晶體121、和第九電晶體109時當作NAND電路。請注意只在週期T2、週期T4、週期T6、週期T8、和週期T10時決定輸出信號OUT，其中與時脈信號CLK同步來導通第9電晶體109。 <週期T1(參見第28圖)>
    首先，如第27圖中的週期T1所示，舉出輸入H電位(VDD)至第一輸入端作為輸入信號A的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端係彼此電性連接(第一輸入端)。將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接(第二輸入端)。
    藉此，以與輸入信號A相同的H電位(VDD)來充電第五電晶體105的閘極(節點11)和第七電晶體107的閘極(節點13)，並以與輸入信號B相同的L電位(VSS)來充電第六電晶體106的閘極(節點12)和第八電晶體108的閘極(節點14)。
    由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端係彼此電性連接(第三輸入端)。將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接(第四輸入端)。
    藉此，以與信號AB(為輸入信號A之反向)相同的L電位(VSS)來充電第十四電晶體114的閘極(節點15)和第十五電晶體115的閘極(節點16)。以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第十六電晶體116的閘極(節點17)和第十七電晶體117的閘極(節點18)。
    如上所述，在週期T1中，係以相當於輸入信號A的電位、相當於信號AB(為輸入信號A之反向)的電位、相當於輸入信號B的電位、和相當於信號AB(為輸入信號BB之反向)的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T2(參見第29圖)>
    接下來，如第27圖中的週期T2所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於H電位(VDD)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點11的電位而打開了第五電晶體105。因為在節點12上累積了相當於L電位(VSS)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點12的電位而關閉了第六電晶體106。因為在節點13上累積了相當於H電位(VDD)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點13的電位而打開了第七電晶體107。因為在節點14上累積了相當於L電位(VSS)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點14的電位而關閉了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於L電位(VSS)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點15的電位而關閉了第十四電晶體114。因為在節點16上累積了相當於L電位(VSS)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點16的電位而關閉了第十五電晶體115。因為在節點17上累積了相當於H電位(VDD)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點17的電位而打開了第十六電晶體116。因為在節點18上累積了相當於H電位(VDD)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點18的電位而打開了第十七電晶體117。
    此時，電流流進區域53中但不流進區域50、區域51和區域52中。因此，在節點A上所累積的H電位(VDD)會經由區域53和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點D的電位，且輸出信號OUT具有H電位(VDD)。
    以此方式，在週期T2中，因應在H電位(VDD)之輸入信號A的輸入和在L電位(VSS)之輸入信號B的輸入而決定在H電位(VDD)的輸出信號OUT。 <週期T3(參見第30圖)>
    首先，如第27圖中的週期T3所示，舉出輸入L電位(VSS)至第二輸入端作為輸入信號A的情形。此時，時脈信號CLK係設成L電位(VSS)，因此施加L電位(VSS)至第十八電晶體118的閘極和第二十一電晶體121的閘極。於是，打開第十八電晶體118(p通道)和第二十一電晶體121(p通道)。此時，H電位(VDD)流進節點A和節點D(預充電操作)。第十八電晶體118和第二十一電晶體121係設置以控制是否以H電位(VDD)來充電節點A和節點D。
    此外，關閉第9電晶體109(n通道)。
    為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，因此打開第一電晶體101、第二電晶體102、第三電晶體103、和第四電晶體104。將輸入信號輸入至第一電晶體101之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第三電晶體103之源極和汲極之其中一者的輸入端係彼此電性連接(第一輸入端)。將輸入信號輸入至第二電晶體102之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第四電晶體104之源極和汲極之其中一者的輸入端係彼此電性連接(第二輸入端)。
    藉此，以與輸入信號A相同的L電位(VSS)來充電第五電晶體105的閘極(節點11)和第七電晶體107的閘極(節點13)，並以與輸入信號B相同的L電位(VSS)來充電第六電晶體106的閘極(節點12)和第八電晶體108的閘極(節點14)。
    由於為時脈信號CLK之反向的信號CLKB係設為H電位(VDD)，所以打開第十電晶體110、第十一電晶體111、第十二電晶體112、和第十三電晶體113。將輸入信號輸入至第十電晶體110之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第十一電晶體111之源極和汲極之其中一者的輸入端係彼此電性連接(第三輸入端)。將輸入信號輸入至第十二電晶體112之源極和汲極之其中一者的輸入端以及將輸入信號輸入至第十三電晶體113之源極和汲極之其中一者的輸入端係彼此電性連接(第四輸入端)。
    藉此，以與信號AB(為輸入信號A之反向)相同的H電位(VDD)來充電第十四電晶體114的閘極(節點15)和第十五電晶體115的閘極(節點16)。以與信號BB(為輸入信號B之反向)相同的H電位(VDD)來充電第十六電晶體116的閘極(節點17)和第十七電晶體117的閘極(節點18)。
    如上所述，在週期T1中，係以相當於輸入信號A的電位、相當於信號AB(為輸入信號A之反向)的電位、相當於輸入信號B的電位、和相當於信號AB(為輸入信號BB之反向)的電位來充電節點11、節點12、節點13、節點14、節點15、節點16、節點17、和節點18，並以H電位(VDD)來充電節點A和節點D。 <週期T4(參見第31圖)>
    接下來，如第27圖中的週期T4所示，時脈信號CLK係設成H電位(VDD)，因此施加H電位(VDD)至第十八電晶體118的閘極、第二十一電晶體121的閘極、和第九電晶體109的閘極。此時，關閉第十八電晶體118(p通道)和第二十一電晶體121(p通道)。因為關閉第二十一電晶體121，所以不供應H電位(VDD)給節點A。因此，節點A保持H電位(VDD)。另外，因為關閉第十八電晶體118，所以不供應H電位(VDD)給節點D。因此，節點D保持H電位(VDD)。
    打開第9電晶體109(n通道)。
    另一方面，為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，因此關閉第一電晶體101(n通道)、第二電晶體102(n通道)、第三電晶體103(n通道)、和第四電晶體104(n通道)。因為在節點11上累積了相當於L電位(VSS)的電荷，所以當截止第一電晶體101時，便在節點11上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點11的電位而關閉了第五電晶體105。因為在節點12上累積了相當於L電位(VSS)的電荷，所以當截止第二電晶體102時，便在節點12上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點12的電位而關閉了第六電晶體106。因為在節點13上累積了相當於L電位(VSS)的電荷，所以當截止第三電晶體103時，便在節點13上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點13的電位而關閉了第七電晶體107。因為在節點14上累積了相當於L電位(VSS)的電荷，所以當截止第四電晶體104時，便在節點14上保留相當於L電位(VSS)的電荷(電荷保留操作)。此外，因應節點14的電位而關閉了第八電晶體108。
    以類似的方式，由於為時脈信號CLK之反向的信號CLKB係設為L電位(VSS)，所以關閉第十電晶體110(n通道)、第十一電晶體111(n通道)、第十二電晶體112(n通道)、和第十三電晶體113(n通道)。因為在節點15上累積了相當於H電位(VDD)的電荷，所以當截止第十電晶體110時，便在節點15上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點15的電位而打開了第十四電晶體114。因為在節點16上累積了相當於H電位(VDD)的電荷，所以當截止第十一電晶體111時，便在節點16上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點16的電位而打開了第十五電晶體115。因為在節點17上累積了相當於H電位(VDD)的電荷，所以當截止第十二電晶體112時，便在節點17上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點17的電位而打開了第十六電晶體116。因為在節點18上累積了相當於H電位(VDD)的電荷，所以當截止第十三電晶體113時，便在節點18上保留相當於H電位(VDD)的電荷(電荷保留操作)。此外，因應節點18的電位而打開了第十七電晶體117。
    此時，電流流進區域52和區域53中但不流進區域50和區域51中。因此，在節點A上所累積的H電位(VDD)會經由區域52或區域53和第九電晶體109被抽至節點G的參考電位(GND)。總之，電流從節點A流到節點G。
    由於電流從節點A流到節點G，因此節點A的電位從H電位(VDD)逐漸降至L電位(VSS)。所以，施加L電位(VSS)至第十九電晶體119的閘極，使得第十九電晶體119(p通道)打開。此時，決定節點D的電位，且輸出信號OUT具有H電位(VDD)。
    以此方式，在週期T4中，因應在L電位(VSS)之輸入信號A的輸入和在L電位(VSS)之輸入信號B的輸入而決定在H電位(VDD)的輸出信號OUT。
    換言之，當輸入L電位(VSS)作為輸入信號A或輸入信號B時，便永遠將節點A設成L電位(VSS)。因為供應為節點A之反向的電位給節點D，所以此時的輸出信號OUT會一直設成H電位(VDD)。當輸入H電位(VDD)作為兩輸入信號時，此時便永遠將節點D設成L電位(VSS)，且將輸出信號OUT永遠設成L電位(VSS)。NAND電路係配置以此方式來運作。
    週期T5和週期T6的運作與週期T1和週期T2的運作類似。在分別輸入L電位(VSS)和H電位(VDD)作為輸入信號A和輸入信號B的情形下，週期T7和週期T8的運作會符合週期T1和週期T2的運作。在輸入H電位(VDD)作為輸入信號A和輸入信號B的情形下，週期T9和週期T10的運作會符合週期T3和週期T4的運作。
    根據本實施例，能抑制NAND電路中的洩漏電流之路徑數量增加。藉此，能降低NAND電路的功率耗損。
    根據本實施例，即便停止電源供應，NAND電路仍能保留資料。
    根據本實施例，有可能在NAND電路中堆疊包括氧化物半導體的電晶體和包括矽半導體的電晶體；因此，能減少電路的面積。
    本實施例能適當地與本說明書中的任何其他實施例結合。 (實施例4)
    在本實施例中，將說明用於實施例1至3之任一者之包括氧化物半導體的電晶體。
    第50A圖所示之包括氧化物半導體的電晶體901包括在絕緣膜902上形成且當作半導體層的氧化物半導體層903；在氧化物半導體層903上形成的源極904與汲極905；在氧化物半導體層903、源極904、與汲極905上形成的閘絕緣膜906；以及在閘絕緣膜906上並與氧化物半導體層903重疊的閘極907。
    第50A圖所示之包括氧化物半導體的電晶體901係為頂部閘極電晶體，其中閘極907係形成在氧化物半導體層903上，且亦係為頂部接觸電晶體，其中源極904與汲極905係形成在氧化物半導體層903上。在包括氧化物半導體的電晶體901中，源極904與汲極905不與閘極907重疊。亦即，源極904與閘極907之間的距離以及汲極905與閘極907之間的距離各大於閘絕緣膜906的厚度。因此，在包括氧化物半導體的電晶體901中，閘極907與源極904和汲極905之各者之間所產生的寄生電容會變小，使得電晶體901能以高速運作。
    氧化物半導體層903包括一對高濃度區域908，其藉由在形成閘極907之後，將給予n型導電性的摻雜物加進氧化物半導體層903來得到。另外，氧化物半導體層903包括與閘極907重疊的通道形成區909，其中有閘絕緣膜906置於閘極907與通道形成區909之間。在氧化物半導體層903中，通道形成區909係設置在成對高濃度區域908之間。藉由離子植入法能添加摻雜物以形成高濃度區域908。可使用如氦、氬或氙的稀有氣體、如氮、磷、砷、和銻之屬於第15族的元素或之類作為摻雜物。
    例如，當使用氮作為摻雜物時，高濃度區域908最好含有高於或等於5×1019/cm3且低於或等於1×1022/cm3之濃度的氮原子。
    添加給予n型導電性之摻雜物之高濃度區域908的導電性會比氧化物半導體層903中的其他區域之導電性高。因此，經由在氧化物半導體層903中設置高濃度區域908，能降低源極904與汲極905之間的阻抗。
    另外，藉由降低源極904與汲極905之間的阻抗，即便縮小包括氧化物半導體的電晶體901，仍可確保高導通電流及高速運作。因此，當在邏輯電路中使用電晶體時，能減少邏輯電路的面積，如此能縮小半導體積體電路。
    第50B圖所示之包括氧化物半導體的電晶體911包括在絕緣膜912上形成的源極914與汲極915；在絕緣膜912、源極914與汲極915上形成並當作半導體層的氧化物半導體層913；在氧化物半導體層913、源極914、與汲極915上形成的閘絕緣膜916；以及在閘絕緣膜916上與氧化物半導體層913重疊的閘極917。
    第50B圖所示之包括氧化物半導體的電晶體911係為頂部閘極電晶體，其中閘極917係形成在氧化物半導體層913上，且亦係為底部接觸電晶體，其中源極914與汲極915會形成在氧化物半導體層913下。如同在電晶體901中，在電晶體911中的源極914與汲極915不與閘極917重疊。因此，閘極917與源極914和汲極915之各者之間所產生的寄生電容會變小，使得電晶體911能以高速運作。另外，能提高邏輯電路中的每單位面積之資料保留功能。
    氧化物半導體層913包括一對高濃度區域918，其藉由在形成閘極917之後，將給予n型導電性的摻雜物加進氧化物半導體層913來得到。此外，氧化物半導體層913包括與閘極917重疊的通道形成區919，其中有閘絕緣膜916置於閘極917與通道形成區919之間。在氧化物半導體層913中，通道形成區919係設置在成對高濃度區域918之間。
    以類似於包括在電晶體901中的高濃度區域908之情形的方式，能藉由離子植入法來形成高濃度區域918。高濃度區域908的例子可稱為一種用來形成高濃度區域918的摻雜物。
    添加給予n型導電性之摻雜物之高濃度區域918的導電性比氧化物半導體層913中的其他區域之導電性高。因此，經由在氧化物半導體層913中設置高濃度區域918，能減少源極914與汲極915之間的阻抗。
    當降低源極914與汲極915之間的阻抗時，即便縮小包括氧化物半導體的電晶體911，仍可確保高導通電流及高速運作。因此，當對邏輯電路使用電晶體時，能減少邏輯電路的面積，如此能縮小半導體積體電路。另外，能提高邏輯電路中的每單位面積之資料保留功能。
    如上所述，應用電晶體901和電晶體911之任一者到在實施例1至3之任一者中使用之包括氧化物半導體的電晶體，藉此能得到提高每單位面積之資料保留功能的邏輯電路。此外，能得到具有小面積之邏輯電路的NAND電路和NOR電路。
    請注意在實施例1至3之任一者中使用之包括氧化物半導體的電晶體之結構並不限於此結構。
    本實施例中所述的方法和結構能適當地與其他實施例中所述的任何方法和結構結合。 (實施例5)
    在本實施例中，將說明在實施例1至3之任一者中的邏輯電路之結構的一種態樣。
    第32圖係邏輯電路的剖面圖。第32圖所示之記憶體裝置具有疊層結構，其中在其各自層中形成的記憶體元件3170a和記憶體元件3170b係設置在頂部，且邏輯電路3004係設置在底部。請注意沒有特別限制記憶體元件的數量、形成記憶體元件之層的數量、以及排列結構。
    本實施例中的「記憶體元件」包括含氧化物半導體的電晶體，且係指即使當停止電源供應時仍能保留資料的元件。記憶體元件3170a包括含氧化物半導體的電晶體3171a，且記憶體元件3170b包括含氧化物半導體的電晶體3171b。
    雖然與第50A圖所示之電晶體901相同的結構適用於在第32圖之記憶體元件3170a中使用的電晶體3171a以及在記憶體元件3170b中使用的電晶體3171b，但本實施例並不限於此結構。替代地，可使用與第50B圖所示之電晶體911相同的結構。
    在同一層中形成作為電晶體3171a之源極和汲極的電極3501a經由電極3502a電性連接電極3003a。在同一層中形成作為電晶體3171b之源極和汲極的電極3501c經由電極3502c電性連接電極3003c。
    邏輯電路3004包括含矽半導體的電晶體3001。請注意邏輯電路3004可包括含氧化物半導體的電晶體或含除了氧化物半導體之外的材料的電晶體。含矽半導體的電晶體可與含氧化物半導體的電晶體重疊。
    另外，以在包括半導體材料(例如，矽)的基板3000上設置元件分開絕緣膜3106並在由元件分開絕緣膜3106所圍區域中設置通道形成區的方式來得到電晶體3001。請注意電晶體3001可以是在半導體膜(如在絕緣表面上形成的矽膜或在SOI基板中的矽膜)中設置通道形成區的電晶體。因為能使用已知的結構，故省略電晶體3001的說明。
    佈線3100a和佈線3100b係形成在包括電晶體3171a的層與包括電晶體3001的層之間。絕緣膜3140a係設置在佈線3100a與包括電晶體3001的層之間。絕緣膜3141a係設置在佈線3100a與佈線3100b之間。絕緣膜3142a係設置在佈線3100b與包括電晶體3171a的層之間。
    同樣地，佈線3100c和佈線3100d係形成在包括電晶體3171b的層與包括電晶體3171a的層之間。絕緣膜3140b係設置在佈線3100c與包括電晶體3171a的層之間。絕緣膜3141b係設置在佈線3100c與佈線3100d之間。絕緣膜3142b係設置在佈線3100d與包括電晶體3171b的層之間。
    絕緣膜3140a、3141a、3142a、3140b、3141b、和3142b各當作能平面化表面的層間絕緣膜。
    通過佈線3100a、佈線3100b、佈線3100c、和佈線3100d，能建立記憶體元件間的電連線、邏輯電路與記憶體元件之間的電連線等等。
    包括在邏輯電路3004中的電極3303、電極3505、和電極3503a使設置在頂部中的記憶體元件和設置在底部中的邏輯電路能彼此電性連接。例如，如第32圖所示，電極3303可經由電極3505電性連接佈線3100a。電極3503a使佈線3100a能電性連接電極3501b。以此方式，包括在邏輯電路3004中的電極3303能電性連接包括在記憶體元件3170a中的電晶體3171a之源極和汲極。
    電極3502b使電極3501b能電性連接電極3003b。電極3503b使電極3003b能電性連接佈線3100c。
    雖然第32圖中的電極3303經由佈線3100a電性連接電晶體3171a，但本實施例並不以此為限。電極3303可經由佈線3100b或者佈線3100a和佈線3100b電性連接電晶體3171a。
    第32圖顯示的結構中，係在包括電晶體3171a的層與包括電晶體3001的層之間設置兩個佈線層，即包括佈線3100a的佈線層和包括佈線3100b的佈線層；然而，設置於之間的佈線層數量並不限於兩個。可在包括電晶體3171a的層與包括電晶體3001的層之間設置一個佈線層或三個或更多佈線層。
    第32圖顯示的結構中，係在包括記憶體元件3170a的層與包括記憶體元件3170b的層之間設置兩個佈線層，即包括佈線3100c的佈線層和包括佈線3100d的佈線層；然而，設置於之間的佈線層數量並不限於兩個。可在包括記憶體元件3170a的層與包括記憶體元件3170b的層之間設置一個佈線層或設置三個或更多佈線層。
    如上所述，堆疊了包括氧化物半導體的電晶體(包括在記憶體元件中)以及包括矽半導體的電晶體(包括在邏輯電路中)，藉此能減少邏輯電路的面積並能進一步縮小半導體積體電路。另外，有可能實現即便停止電源供應仍能保留資料的新式邏輯電路。請注意沒有限制實施例1至3中所使用之電晶體的疊層結構。
    本實施例能適當地與以上任何實施例結合。 (實施例6)
    在本實施例中，將說明根據本發明所揭露之一實施例之為其中一個信號處理電路的中央處理單元(CPU)之配置。
    第33圖顯示本實施例的CPU之結構。第33圖所示的CPU在一基板9900上主要包括一ALU 9901、一ALU控制器9902、一指令解碼器9903、一中斷控制器9904、一時序控制器9905、一暫存器9906、一暫存器控制器9907、一匯流排I/F 9908、一可複寫ROM 9909、及一ROM I/F 9920。請注意「ALU」表示「算術邏輯單元」，「匯流排I/F」表示「匯流排介面」，而「ROM I/F」表示「ROM介面」。此外，可在不同晶片上設置ROM 9909和ROM I/F 9920。顯然地，第33圖所示的CPU只是具有簡化配置的實例，且實際的CPU可依據應用而具有各種配置。
    透過匯流排I/F 9908輸入至CPU的指令會輸入至指令解碼器9903並在其中解碼，且接著輸入至ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
    ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905基於已解碼的指令來執行各種控制。具體來說，ALU控制器9902產生信號來控制ALU 9901的運作。在CPU執行程式期間，中斷控制器9904基於優先權或遮罩狀態來處理從外部輸入/輸出裝置或周邊電路所請求的中斷。暫存器控制器9907產生暫存器9906的位址，並依據CPU的狀態從暫存器9906讀取資料或將資料寫入暫存器9906。
    時序控制器9905產生信號來控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907的運作時序。例如，時序控制器9905裝有內部時脈產生器，用來基於參考時脈信號CLK1產生內部時脈信號CLK2，並將時脈信號CLK2供應給上述電路。
    在本實施例的CPU中，實施例1至3所述的邏輯電路係設置在暫存器9906中。當在本實施例之CPU中設置即便停止電源供應仍保留資料的邏輯電路時，能增進資料保留功能並能降低功率耗損。此外，當在CPU中設置減少面積的邏輯電路時，能減少CPU的面積以及包括在CPU中的電晶體數量。
    雖然在本實施例中說明CPU為例，但本發明所揭露之一實施例的信號處理電路並不限於CPU且可應用於如微處理器的LSI、影像處理電路、DSP、或FPGA。
    本實施例能適當地結合上述任何實施例。 (實施例7)
    在本實施例中，將詳細說明本發明所揭露之一實施例中使用之包括氧化物半導體的電晶體。請注意本實施例之包括氧化物半導體的電晶體能用於實施例1至6中所述的任何電晶體。
    欲被使用的氧化物半導體最好至少含有銦(In)或鋅(Zn)。尤其是，最好含有In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以降低包括氧化物半導體之電晶體的電特性變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
    可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
    作為氧化物半導體，例如能使用氧化銦、氧化錫、氧化鋅、如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物、如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、1n-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物、如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。
    請注意這裡，例如，In-Ga-Zn基氧化物係表示以含有In、Ga及Zn的氧化物作為其主要成分，且沒有特別限定In：Ga：Zn的比例。又，In-Ga-Zn基氧化物可含有除了In、Ga及Zn之外的金屬元素。
    替代地，可使用以InMO3(ZnO)m(m>0，m不是整數)表示的材料作為氧化物半導體。請注意M代表選自Ga、Fe、Mn、和Co之一或更多的金屬元素。替代地，可使用以In3SnO5(ZnO)n(n>0，n是整數)所表示的材料來作為氧化物半導體。
    例如，可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或任何接近上面成分的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或任何接近上面成分的氧化物。
    然而，成分並不局限於以上所述，且可根據所需之半導體特性(例如，移動率、臨界電壓、和變化)來使用具有適當成分的材料。為了得到所需之半導體特性，最好將載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間的距離、密度等設成適當的數值。
    在具有結晶性的氧化物半導體中，當提高表面平坦性時，能獲得較高的移動率。為了提高表面平坦性，最好在平坦的表面上形成氧化物半導體。具體來說，可在平均面粗糙度(Ra)為1 nm或以下，最好為0.3 nm或以下，更好是0.1 nm或以下的表面上形成氧化物半導體。
    請注意平均面粗糙度(Ra)係藉由將由JIS B 0601得到的中心線平均粗糙度擴大為三維來得到，以便適用於表面。Ra可表示為「將從基準面到指定面的偏差之絕對值的平均值」，並由下列公式定義。
    在上面公式中，S0表示測定面(由座標(x1,y1)、(x1,y2)、(x2,y1)、和(x2,y2)表示的四個點所界定的長方形區域)的面積，Z0表示測定面的平均高度。另外，可利用原子力顯微鏡(AFM)來測得Ra。
    以下說明具有結晶性的氧化物。具體來說，將說明包括c軸對準結晶的氧化物(亦稱為c軸對準結晶(CAAC))，其從ab平面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列。在晶體中，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab平面上的a軸或b軸的方向不同(晶體以c軸為中心回轉)。
    從更廣義來理解，包括CAAC的氧化物是指非單晶氧化物，其包括在從垂直於ab平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
    雖然CAAC不是單晶，但這並不表示只由非晶成分組成CAAC。雖然CAAC包括晶化部分(結晶部分)，但在一些情況下一個結晶部分與另一結晶部分的邊界是不明顯的。
    在CAAC中包括氧的情形下，可以氮取代部分包括在CAAC中的氧。包括在CAAC中的各結晶部分之c軸可朝向一個方向(例如，垂直於支撐CAAC的基板面或CAAC之表面的方向)。或者，包括在CAAC中的各結晶部分之ab平面的法線可朝向一個方向(例如，垂直於支撐CAAC的基板面或CAAC之表面的方向)。
    CAAC根據其組成等而變成導體、半導體或絕緣體。CAAC根據其組成等而傳送或不傳送可見光。
    有一種晶體作為上述CAAC的例子，其形成膜狀，並從垂直於膜表面或支撐基板之表面的方向觀察時具有三角形或六角形的原子排列，並且在觀察膜的剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
    將參考第34A至34E圖、第35A至35C圖、及第36A至36C圖來詳細說明CAAC之結晶結構的實例。在第34A至34E圖、第35A至35C圖、及第36A至36C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於ab平面。當只說「上半部」和「下半部」時，是指ab平面上方的上半部和ab平面下方的下半部(以ab平面為邊界的上半部和下半部)。再者，在第34A至34E圖中，以圓圈圈上的O表示四配位O，而以雙重圓圈圈上的O表示三配位O。
    第34A圖顯示包括一個六配位In原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。這裡，包括一個金屬原子及靠近其之氧原子的結構係稱為小群組。第34A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位O原子各存在於第34A圖中的上半部和下半部。在第34A圖所示之小群組中，電荷是0。
    第34B圖顯示包括一個五配位Ga原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。所有的三配位O原子都存在於ab平面上。一個四配位O原子各存在於第34B圖中的上半部和下半部。因為In原子可具有五個配位，所以In原子也能具有第34B圖所示的結構。在第34B圖所示之小群組中，電荷是0。
    第34C圖顯示包括一個四配位Zn原子和靠近Zn原子之四個四配位O原子的結構。第34C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第34C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。在第34C圖所示之小群組中，電荷是0。
    第34D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第34D圖中，三個四配位O原子各存在於上半部和下半部。在第34D圖所示之小群組中，電荷是+1。
    第34E圖顯示包括兩個Zn原子的小群組。第34E圖的上半部和下半部各具有一個四配位O原子。在第34E圖所示之小群組中，電荷是-1。
    這裡，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
    現在，將說明小群組之間接合的規則。第34A圖中的六配位In原子之上半部的三個O原子在向下方向上各具有三個靠近的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。第34B圖中的五配位Ga原子之上半部的一個O原子在向下方向上具有一個靠近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。第34C圖中的四配位Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於靠近並在各四配位O原子下方之金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於靠近並在各四配位O原子上方之金屬原子的數量。由於四配位O原子的配位數量是4，因此靠近並在O原子下方之金屬原子數量與靠近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可接合兩種包括金屬原子的小群組。原因將描述在後。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
    配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，以使疊層結構的總電荷是0。
    第35A圖顯示包括在In-Sn-Zn-O基材料之疊層結構中的中群組之模型。第35B圖顯示包括三個中群組的大群組。請注意第35C圖顯示在從c軸方向觀看第35B圖之疊層結構之情形下的原子排列。
    在第35A圖中，為了簡單明瞭，省略了三配位O原子，並以圓圈顯示四配位O原子；圓圈中的數字顯示四配位O原子的數量。例如，以圈起來的3代表Sn原子之上半部和下半部各具有三個四配位O原子。同樣地，在第35A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第35A圖也顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
    在包括在第35A圖之In-Sn-Zn-O基氧化物之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子，In原子會接合在上半部靠近三個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子，In原子會接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組，且小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的Sn原子。接合複數個上述之中群組，便構成了大群組。
    這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別是+3、+2、及+4。因此，在包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第34E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，而能使疊層結構的總電荷為0。
    當重複第35B圖所示的大群組時，可得到In-Sn-Zn-O基結晶(In2SnZn3O8)。請注意所得到之In-Sn-Zn-O基結晶的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
    上述規則也適用於下列氧化物：如In-Sn-Ga-Zn-O基氧化物的四成分金屬氧化物；如In-Ga-Zn-O基氧化物(也稱為IGZO)、In-Al-Zn-O基氧化物、Sn-Ga-Zn-O基氧化物、Al-Ga-Zn-O基氧化物、Sn-Al-Zn-O基氧化物、In-Hf-Zn-O基氧化物、In-La-Zn-O基氧化物、In-Ce-Zn-O基氧化物、In-Pr-Zn-O基氧化物、In-Nd-Zn-O基氧化物、In-Sm-Zn-O基氧化物、In-Eu-Zn-O基氧化物、In-Gd-Zn-O基氧化物、In-Tb-Zn-O基氧化物、In-Dy-Zn-O基氧化物、In-Ho-Zn-O基氧化物、In-Er-Zn-O基氧化物、In-Tm-Zn-O基氧化物、In-Yb-Zn-O基氧化物、或In-Lu-Zn-O基氧化物的三成分金屬氧化物；如In-Zn-O基氧化物、Sn-Zn-O基氧化物、Al-Zn-O基氧化物、Zn-Mg-O基氧化物、Sn-Mg-O基氧化物、In-Mg-O基氧化物，或In-Ga-O基氧化物的兩成分金屬氧化物；等等。
    第36A圖顯示包括在In-Ga-Zn-O基材料之疊層結構中的中群組之模型作為實例。
    在包括在第36A圖之In-Ga-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子，及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。接合複數個上述之中群組，便構成了大群組。
    第36B圖顯示包括三個中群組的大群組。請注意第36C圖顯示在從c軸方向觀看第36B圖.之疊層結構之情形下的原子排列。
    這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、及+3，因此，包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，結合了這些小群組之中群組的總電荷永遠是0。
    為了形成In-Ga-Zn-O基材料的疊層結構，不只可使用第36A圖所示之中群組也可使用不同於第36A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
    當重複第36B圖所示的大群組時，可得到In-Ga-Zn-O基結晶。請注意所得到之In-Ga-Zn-O基結晶的疊層結構可表示成InGaO3(ZnO)n(n是自然數)之組成式。
    例如，在n=1(InGaZnO4)的情況中，可得到第37A圖中的結晶結構。請注意在第37A圖的結晶結構中，由於如第34B圖所示之Ga原子和In原子各具有五個配位，因此可得到以In代替Ga的結構。
    例如，在n=2(InGaZn2O5)的情況中，可得到第37B圖中的結晶結構。請注意在第37B圖的結晶結構中，由於如第34B圖所示之Ga原子和In原子各具有五個配位，因此可得到以In代替Ga的結構。 (實施例8)
    在本實施例中，將說明使用在實施例1至3之任一者所述之電晶體中的半導體之移動率。
    實際測量的絕緣閘極型電晶體的場效移動率會因各種原因而比本來的移動率低；此現象不只發生在使用氧化物半導體的情況下。降低移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。當使用Levinson模型時，可以理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
    假設半導體之原本移動率和測得之場效移動率分別是μ0和μ，且半導體中存在位能障壁(如晶粒邊界)，可以下列公式來表示測得之場效移動率。
    在此，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。當假設位能障壁是由缺陷造成時，可根據Levinson模型以下列公式來表示位能障壁的高度E。
    在此，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子數，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。請注意在半導體層之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體層的厚度相同。在線性區的汲極電流Id可以下列公式表示。
    在此，L表示通道長度且W表示通道寬度，而L與W各是10μm。另外，Vd表示汲極電壓。當上面等式的兩邊除以Vg並接著對兩邊取對數時，可得到下列公式。
    公式5的右邊是Vg的函數。由公式可知，可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸來標繪出實際測量值而得到的圖表的直線的斜率求得缺陷密度N。亦即，可從電晶體之Id-Vg特性來評估缺陷密度。在銦(In)、錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體中，缺陷密度N大約為1×1012/cm2。
    基於如上所述那樣得到的缺陷密度等，能從公式2及公式3計算出μ0為120 cm2/Vs。包括缺陷的In-Sn-Zn氧化物之測得的移動率大約是35 cm2/Vs。然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷，預期氧化物半導體的移動率μ0會是120 cm2/Vs。
    請注意即便半導體內部不存在缺陷，通道與閘絕緣膜間的介面之散射也會不利地影響電晶體之傳輸特性。換言之，在離半導體與閘絕緣膜間之介面的距離x的位置上的移動率μ1可由下列公式表示。
    在此，D表示在閘極方向上的電場，而B和G是常數。請注意B和G可根據實際的測量結果求得；根據上述測量結果，B是4.75×107 cm/s且G是10 nm(介面散射影響到達的深度)。當增加D時(即，當增加閘極電壓時)，公式6的第二項便增加，因此移動率μ1降低。
    第38圖顯示電晶體之場效移動率μ2的計算結果，其中此電晶體的通道係使用理想的氧化物半導體形成且半導體內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的裝置模擬軟體Sentaurus Device，並假設氧化物半導體的能隙、電子親和性、相對介電常數和厚度分別為2.8 eV、4.7 eV、15、和15 nm。這些數值係由測量以濺射法形成之薄膜來得到。
    此外，假設閘極、源極和汲極之運作函數分別為5.5 eV、4.6 eV、和4.6 eV。閘絕緣膜之厚度係假設為100 nm，且其相對介電常數係假設為4.1。通道長度和通道寬度各係假設為10μm，且汲極電壓Vd係假設為0.1V。
    如第38圖所示，在稍微超過1V之閘極電壓上，場效移動率具有大於或等於100 cm2/Vs的峰值，且隨著閘極電壓因為介面散射的影響增加而變得愈高時就愈下降。請注意為了降低介面散射，最好在原子級上使半導體層的表面為平坦的(原子層平坦)。
    第39A至39C圖、第40A至40C圖、及第41A至41C圖顯示使用具有上述移動率的氧化物半導體所形成的微型電晶體之特性的計算結果。第42A和42B圖顯示用於計算的電晶體的剖面結構。第42A和42B圖所示的電晶體各在氧化物半導體層中包括具有n+型導電性的半導體區403a及半導體區403c。半導體區403a及403c的電阻率為2×10-3Ω cm。
    第42A圖中的電晶體包括基底絕緣層401和嵌進基底絕緣層401中並由氧化鋁組成的嵌入絕緣體402、半導體區403a、半導體區403c、置於半導體區403a和403c之間且充當通道形成區的本質半導體區403b、及閘極405。閘極405的寬度為33 nm。
    閘絕緣膜404係形成在閘極405和半導體區403b之間。另外，側壁絕緣體406a及側壁絕緣體406b係形成在閘極405的兩側面上，且絕緣體407形成在閘極405上以便防止閘極405與其他佈線之間的短路。側壁絕緣體具有5nm的寬度。設置源極408a和汲極408b分別接觸於半導體區403a及半導體區403c。請注意電晶體的通道寬度為40nm。
    第42B圖中的電晶體與第42A圖中的電晶體的相同之處在於包括基底絕緣層401、由氧化鋁組成的嵌入絕緣體402、半導體區403a、半導體區403c、置於之間的本質半導體區403b、寬度為33nm的閘極405、閘絕緣膜404、側壁絕緣體406a、側壁絕緣體406b、絕緣體407、源極408a和汲極408b。
    第42A圖中的電晶體與第42B圖中的電晶體的不同之處為側壁絕緣體406a和406b下的半導體區的導電型。在第42A圖的電晶體中，側壁絕緣體406a及側壁絕緣體406b下的半導體區為部分具有n+型導電性的半導體區403a及部分具有n+型導電性的半導體區403c，而在第42B圖的電晶體中，側壁絕緣體406a及側壁絕緣體406b下的半導體區為部分的本質半導體區403b。換言之，在第42B圖的半導體層中，設置了具有既不與半導體區403a(半導體區403c)重疊也不與閘極405重疊之寬度為Loff的區域。此區域係稱為偏移(offset)區，且寬度Loff稱為偏移長度。如圖所示，偏移長度與側壁絕緣體406a(側壁絕緣體406b)的寬度相同。
    計算中使用的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。第39A至39C圖顯示具有第42A圖所示之結構的電晶體的汲極電流(Id，實線)及場效移動率(μ，虛線)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之假設下的計算來得到，而場效移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
    第39A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第39B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第39C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。閘極絕緣層越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。對照下，場效移動率μ的峰值和導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。圖顯示了當閘極電壓為1V前後時汲極電流超過10μA。
    第40A至40C圖顯示具有第42B圖之結構且偏移長度Loff為5nm的電晶體之汲極電流Id(實線)及場效移動率μ(虛線)的閘極電壓Vg依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而場效移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第40A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第40B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第40C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。
    第41A至41C圖顯示具有第42B圖之結構且偏移長度Loff為15nm的電晶體之汲極電流Id(實線)及場效移動率μ(虛線)的閘極電壓依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而場效移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第41A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第41B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，第41C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。
    在任一結構中，當閘極絕緣層越薄，截止電流越顯著降低，但是移動率μ的峰值和導通電流沒有顯著的變化。
    請注意在第39A至39C圖中的移動率μ之峰值大約為80 cm2/Vs，在第40A至40C圖中大約為60 cm2/Vs，及在第41A至41C圖中大約為40 cm2/Vs；因此，越增加偏移長度Loff便越減少移動率μ之峰值。此外，也同樣適用於截止電流。導通電流也隨著偏移長度Loff的增加而減少；然而，導通電流的減少程度比截止電流的減少程度平緩許多。另外，圖顯示了在任一結構中，當閘極電壓為1V前後時汲極電流超過10μA。
    藉由在加熱基板期間沉積氧化物半導體膜或藉由在形成氧化物半導體膜之後進行加熱處理，對通道形成區使用以In、Sn和Zn為主要成分之氧化物半導體膜的電晶體可具有良好的特性。請注意主要成分是指包括在5 at.%或以上之成分中的元素。
    藉由在形成以In、Sn和Zn為主要成分的氧化物半導體膜之後刻意地加熱基板，可提高電晶體的場效移動率。另外，可使電晶體的臨界電壓往正方向偏移以使得電晶體常閉化。
    例如，第43A至43C圖係各顯示以In、Sn、Zn為主要成分且具有通道長度L為3μm且通道寬度W為10μm的氧化物半導體膜以及厚度為100nm之閘絕緣層的電晶體的特性之圖示。請注意Vd係設為10V。
    第43A圖係顯示刻意不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性之圖。電晶體的場效移動率為18.8cm2/Vsec。另一方面，當在刻意地加熱基板期間形成以In、Sn、Zn為主要成分的氧化物半導體膜時，可以提高場效移動率。第43B圖顯示當以200℃加熱基板時形成以In、Sn、Zn為主要成分的氧化物半導體膜的電晶體特性。電晶體的場效移動率為32.2cm2/Vsec。
    藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行加熱處理，可以更提高場效移動率。第43C圖顯示在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的加熱處理時的電晶體特性。電晶體的場效移動率為34.5cm2/Vsec。
    刻意地加熱基板預期具有降低在藉由濺射形成期間被引入到氧化物半導體膜中的水的效果。此外，在沉積後進行加熱處理使氫、羥基或水分能從氧化物半導體膜中釋放而去除。以此方式，可以提高場效移動率。上述場效移動率的提高可以認為不僅是藉由脫水或脫氫作用而去除雜質，而且藉由因提高密度而縮短原子間距離來達到。另外，能藉由從氧化物半導體去除雜質而使其高純度化，來結晶化氧化物半導體。在使用上述被高純度化的非單晶氧化物半導體之情形下，理想上，預期能夠實現超過100cm2/Vsec的場效移動率。
    可以下列方式來結晶化以In、Sn、Zn為主要成分的氧化物半導體：將氧離子注入氧化物半導體中、藉由加熱處理釋放包括在氧化物半導體中的氫、羥基或水分、以及透過加熱處理或藉由之後進行的其他加熱處理來結晶化氧化物半導體。藉由上述晶化處理或再晶化處理可以得到結晶性良好的非單晶氧化物半導體。
    在沉積期間刻意地加熱基板及/或在沉積後進行加熱處理，不僅有助於提高場效移動率，而且還有助於使電晶體常閉化。在使用以In、Sn、Zn為主要成分且不刻意加熱基板形成的氧化物半導體膜作為通道形成區的電晶體中，臨界電壓傾向往負方向偏移。然而，在採用當刻意加熱基板時所形成的氧化物半導體膜時，可以解決臨界電壓往負方向偏移的問題。亦即，臨界電壓偏移使得電晶體成為常閉型的；由第43A和43B圖的對比可以確認此傾向。
    請注意也可藉由改變In、Sn及Zn的比率來控制臨界電壓，當In、Sn、Zn的組成比為2：1：3時預期會形成常閉型電晶體。另外，藉由將靶材的組成比設為In：Sn：Zn=2：1：3，可以實現結晶性高的氧化物半導體膜。
    刻意的加熱基板溫度或加熱處理溫度係150℃以上，最好200℃以上，更好是400℃以上。當在高溫下進行膜形成或加熱處理時，電晶體能成為常閉型。
    藉由在沉積期間刻意地加熱基板及/或藉由在沉積後進行加熱處理，可以提高對於閘極偏壓應力的穩定性。例如，當在150℃以2MV/cm的強度施加閘極偏壓達一個小時時，臨界電壓的漂移可小於±1.5V，最好小於±1.0V。
    可在氧氣圍中進行加熱處理；替代地，可首先在氮或惰性氣體之氣圍中或在減壓下進行加熱處理，並接著在包括氧的氣圍中進行加熱處理。在脫水或脫氫作用之後將氧供應到氧化物半導體，藉此能更提高加熱處理的效果。作為在脫水或脫氫作用之後供應氧的方法，可採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
    在氧化物半導體中或在氧化物半導體與堆疊膜之間的介面容易產生由氧空缺導致的缺陷；然而，當藉由加熱處理使氧化物半導體中含有過剩的氧時，可以利用過剩的氧補充不斷產生的氧空缺。過剩的氧主要是存在於晶格間的氧。當將氧濃度設在1×1016/cm3至2×1020/cm3之範圍內時，能不使結晶變形而使氧化物半導體中含有過剩的氧。
    當進行加熱處理使得至少部分的氧化物半導體包括結晶時，可以獲得更穩定的氧化物半導體膜。例如，當以X線衍射(XRD)分析藉由使用組成比為In：Sn：Zn=1：1：1的靶材且不刻意加熱基板而進行濺射所形成的氧化物半導體膜時，會觀察到光暈圖案。藉由對所形成的氧化物半導體膜進行加熱處理，可以使其結晶化。可適當地設定加熱處理的溫度；當以650℃進行加熱處理時，例如，可透過X線衍射觀察到明確的衍射峰值。
    實施In-Sn-Zn-O膜的XRD分析。使用Bruker AXS公司製造的X線衍射D8 ADVANCE來實施XRD分析，並利用平面外法來進行測量。
    準備樣本A及樣本B並對其進行XRD分析。以下將說明樣本A及樣本B的製造方法。
    在完成了脫氫處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
    在氧氣圍下使用具有100W(DC)之功率的濺射設備來形成In-Sn-Zn-O膜。使用具有In：Sn：Zn=1：1：1之原子比的In-Sn-Zn-O靶材作為靶材。請注意將膜形成時的基板加熱溫度設定為200℃。使用以此方式製造的樣本作為樣本A。
    接著，對以與樣本A相同的方法製造的樣本以650℃的溫度進行加熱處理。作為加熱處理，首先，在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。使用以此方式製造的樣本作為樣本B。
    第46圖顯示樣本A及樣本B的XRD波譜。請注意在樣本A中沒有觀測到起因於結晶的峰值，反之在樣本B中當2 θ為35°附近及37°至38°時觀察到起因於結晶的峰值。
    如上所述，藉由在沉積以In、Sn和Zn為主要成分之氧化物半導體期間刻意地加熱基板及/或藉由在沉積後進行加熱處理，可以提高電晶體的特性。
    這些基板加熱和加熱處理具有不使膜中含有對於氧化物半導體來說是惡性雜質的氫和羥基的效果，或者從膜中去除氫和羥基的效果。亦即，藉由從氧化物半導體去除充作施體雜質的氫，能高度純度化氧化物半導體，藉此可得到常閉型的電晶體。氧化物半導體的高純度能使電晶體的截止電流為1aA/μm或更低。在此，截止電流的單位表示每微米通道寬度的電流。
    第47圖顯示電晶體的截止電流與測量時的基板溫度(絕對溫度)之倒數之間的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
    具體來說，如第47圖所示，當基板溫度分別為125℃與85℃時，截止電流會是0.1aA/μm(1×10-19A/μm)或更小和10zA/μm(1×10-20A/μm)或更小。截止電流的對數與溫度的倒數之間的比例關係建議室溫(27℃)下的截止電流為0.1zA/μm(1×10-22A/μm)或更小。因此，分別在125℃、85℃和室溫下的截止電流會是1aA/μm(1×10-18A/μm)或更小、100zA/μm(1×10-19A/μm)或更小、和1zA/μm(1×10-21A/μm)或更小。上述截止電流值顯然比使用Si作為半導體膜的電晶體低許多。藉由使用包括具有極低之截止電流值之氧化物半導體的電晶體作為實施例1至3之任一者中所述的電晶體，能提供即使在關閉電源之後仍保持極高之資料保留特性的邏輯電路。又，因為提高資料保留特性，所以能提供具有低功率耗損的邏輯電路。
    在沉積氧化物半導體膜之後進行650℃的加熱處理的樣本B的電晶體中，評估基板溫度與電特性之間的關係。
    用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，及dW為0μm。請注意Vd係設為10V。請注意基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃。
    將參考第44A和44B圖以及第45A和45B圖來說明用於測量的電晶體之實例。請注意在第44A和44B圖以及第45A和45B圖中，係使用In-Sn-Zn-O膜作為半導體膜。
    第44A和44B圖係具有頂部閘極頂部接觸結構的共面電晶體之上視圖和剖面圖。第44A圖係電晶體的上視圖。第44B圖係沿著第44A圖中的虛點線A1-A2所得到的剖面圖。
    第44B圖所示之電晶體包括基板701；設置在基板701上的基底絕緣膜702；設置在基底絕緣膜702周圍的保護絕緣膜704；設置在基底絕緣膜702與保護絕緣膜704上且包括高阻抗區706a與低阻抗區706b的氧化物半導體膜706；設置在氧化物半導體膜706上的閘絕緣膜708；與氧化物半導體膜706重疊的閘極710，其中有閘絕緣膜708置於其間；與閘極710之側面接觸的側壁絕緣膜712；至少與低阻抗區706b接觸的一對電極714；至少覆蓋氧化物半導體膜706、閘極710、及成對電極714的層間絕緣膜716；以及透過在層間絕緣膜716中形成的開口至少連接成對電極714之其中一者的佈線718。
    雖然未顯示，但可設置保護膜來覆蓋層間絕緣膜716和佈線718。透過保護膜，能降低因層間絕緣膜716之表面傳導而產生的微量洩漏電流，因此能降低電晶體的截止電流。
    第45A和45B圖係具有頂部閘極頂部接觸結構的電晶體之上視圖和剖面圖。第45A圖係電晶體的上視圖。第45B圖係沿著第45A圖中的虛點線B1-B2所得到的剖面圖。
    第45B圖所示之電晶體包括基板601；設置在基板601上的基底絕緣膜602；設置在基底絕緣膜602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606和成對電極614上的閘絕緣膜608；與氧化物半導體膜606重疊的閘極610，其中有閘絕緣膜608置於其間；覆蓋閘絕緣膜608和閘極610的層間絕緣膜616；透過在層間絕緣膜616中形成的開口連接成對電極614的佈線618；以及覆蓋層間絕緣膜616和佈線618的保護膜620。
    能使用玻璃基板作為基板601。能使用矽氧化物膜作為基底絕緣膜602。能使用In-Sn-Zn-O膜作為氧化物半導體膜606。能使用鎢膜作為成對電極614。能使用矽氧化物膜作為閘絕緣膜608。閘極610可具有氮化鉭膜和鎢膜的堆疊結構。層間絕緣膜616可具有氮氧化矽膜和聚亞醯胺膜的堆疊結構。佈線618可各具有依鈦膜、鋁膜、與鈦膜的順序所堆疊之堆疊結構。能使用聚亞醯胺膜作為保護膜620。
    請注意在具有如第45A圖所示之結構的電晶體中，閘極610與成對電極614之其中一者重疊的部分的寬度係稱為Lov。同樣地，成對電極614不與氧化物半導體膜606重疊的部分的寬度係稱為dW。
    第48圖顯示Ids(實線)及場效移動率(虛線)的Vgs依賴性。第49A圖顯示基板溫度與臨界電壓的關係，而第49B圖顯示基板溫度與場效移動率的關係。
    根據第49A圖可知基板溫度越高臨界電壓越低。請注意臨界電壓在-40℃至150℃的範圍內從1.09V降至-0.23V。
    根據第49B圖可知基板溫度越高場效移動率越低。請注意場效移動率在-40℃至150℃的範圍內從36cm2/Vs降至32cm2/Vs。由此，可知在上述溫度範圍內電特性的變動很小。
    在使用以In、Sn、Zn為主要成分的氧化物半導體作為通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，得到30cm2/Vsec以上，最好40cm2/Vsec以上，更好是60cm2/Vsec以上的場效移動率，而達到邏輯電路所需的導通電流。例如，在L/W為33nm/40nm的FET中，當閘極電壓為2.7V且汲極電壓為1.0V時，能流過12μA以上的導通電流。另外，在電晶體的運作所需要的溫度範圍內能確保足夠的電特性。透過上述特性，即使在使用矽半導體形成的邏輯電路中設置包括氧化物半導體的電晶體，也能實現具有新穎功能的邏輯電路而不會降低運作速度。
    本申請書係基於2011/5/20向日本專利局申請的日本專利申請書第2011-113711號，特此須合併參考其全部內容。
    100‧‧‧XOR電路
    101‧‧‧第一電晶體
    102‧‧‧第二電晶體
    103‧‧‧第三電晶體
    104‧‧‧第四電晶體
    105‧‧‧第五電晶體
    106‧‧‧第六電晶體
    107‧‧‧第七電晶體
    108‧‧‧第八電晶體
    109‧‧‧第九電晶體
    110‧‧‧第十電晶體
    111‧‧‧第十一電晶體
    112‧‧‧第十二電晶體
    113‧‧‧第十三電晶體
    114‧‧‧第十四電晶體
    115‧‧‧第十五電晶體
    116‧‧‧第十六電晶體
    117‧‧‧第十七電晶體
    118‧‧‧第十八電晶體
    119‧‧‧第十九電晶體
    120‧‧‧第二十電晶體
    121‧‧‧第二十一電晶體
    A‧‧‧輸入信號
    B‧‧‧輸入信號
    AB‧‧‧信號
    BB‧‧‧信號
    CLK‧‧‧時脈信號
    CLKB‧‧‧信號
    11‧‧‧節點
    12‧‧‧節點
    13‧‧‧節點
    14‧‧‧節點
    15‧‧‧節點
    16‧‧‧節點
    17‧‧‧節點
    18‧‧‧節點
    A‧‧‧節點
    D‧‧‧節點
    G‧‧‧節點
    VDD‧‧‧電源電位
    GND‧‧‧參考電位
    OUT‧‧‧輸出信號
    OUTB‧‧‧輸出信號
    220‧‧‧閂鎖電路
    221‧‧‧時控反向器
    222‧‧‧反向器
    223‧‧‧時控反向器
    IN‧‧‧輸入端
    133‧‧‧反向器
    131‧‧‧電晶體
    132‧‧‧電晶體
    160‧‧‧時控反向器
    161‧‧‧電晶體
    162‧‧‧電晶體
    163‧‧‧電晶體
    164‧‧‧電晶體
    160A‧‧‧時控反向器
    160B‧‧‧時控反向器
    161A‧‧‧電晶體
    162A‧‧‧電晶體
    163A‧‧‧電晶體
    164A‧‧‧電晶體
    161B‧‧‧電晶體
    162B‧‧‧電晶體
    163B‧‧‧電晶體
    164B‧‧‧電晶體
    I1‧‧‧路徑
    I2‧‧‧路徑
    I3‧‧‧路徑
    T1‧‧‧週期
    T2‧‧‧週期
    T3‧‧‧週期
    T4‧‧‧週期
    T5‧‧‧週期
    T6‧‧‧週期
    T7‧‧‧週期
    T8‧‧‧週期
    T9‧‧‧週期
    T10‧‧‧週期
    T11‧‧‧週期
    T12‧‧‧週期
    T13‧‧‧週期
    T14‧‧‧週期
    T15‧‧‧週期
    T16‧‧‧週期
    50‧‧‧區域
    51‧‧‧區域
    52‧‧‧區域
    53‧‧‧區域
    OS‧‧‧氧化物半導體
    200‧‧‧MUX電路
    S‧‧‧輸入信號
    SB‧‧‧信號
    300‧‧‧反向器電路
    400‧‧‧暫存器電路
    500‧‧‧NAND電路
    901‧‧‧電晶體
    902‧‧‧絕緣膜
    903‧‧‧氧化物半導體層
    904‧‧‧源極
    905‧‧‧汲極
    906‧‧‧閘絕緣膜
    907‧‧‧閘極
    908‧‧‧高濃度區域
    909‧‧‧通道形成區
    911‧‧‧電晶體
    912‧‧‧絕緣膜
    913‧‧‧氧化物半導體層
    914‧‧‧源極
    915‧‧‧汲極
    916‧‧‧閘絕緣膜
    917‧‧‧閘極
    918‧‧‧高濃度區域
    919‧‧‧通道形成區
    3170a‧‧‧記憶體元件
    3170b‧‧‧記憶體元件
    3000‧‧‧基板
    3001‧‧‧電晶體
    3004‧‧‧邏輯電路
    3106‧‧‧元件分開絕緣膜
    3171a‧‧‧電晶體
    3171b‧‧‧電晶體
    3501a‧‧‧電極
    3501b‧‧‧電極
    3501c‧‧‧電極
    3502a‧‧‧電極
    3502b‧‧‧電極
    3502c‧‧‧電極
    3003a‧‧‧電極
    3003b‧‧‧電極
    3003c‧‧‧電極
    3100a‧‧‧佈線
    3100b‧‧‧佈線
    3100c‧‧‧佈線
    3100d‧‧‧佈線
    3140a‧‧‧絕緣膜
    3140b‧‧‧絕緣膜
    3141a‧‧‧絕緣膜
    3141b‧‧‧絕緣膜
    3142a‧‧‧絕緣膜
    3142b‧‧‧絕緣膜
    3303‧‧‧電極
    3505‧‧‧電極
    3503a‧‧‧電極
    3503b‧‧‧電極
    9900‧‧‧基板
    9901‧‧‧算術邏輯單元
    9902‧‧‧ALU控制器
    9903‧‧‧指令解碼器
    9904‧‧‧中斷控制器
    9905‧‧‧時序控制器
    9906‧‧‧暫存器
    9907‧‧‧暫存器控制器
    9908‧‧‧匯流排介面
    9909‧‧‧可複寫ROM
    9920‧‧‧ROM介面
    CLK1‧‧‧時脈信號
    CLK2‧‧‧時脈信號
    401‧‧‧基底絕緣層
    402‧‧‧嵌入絕緣體
    403a‧‧‧半導體區
    403b‧‧‧半導體區
    403c‧‧‧半導體區
    404‧‧‧閘絕緣膜
    405‧‧‧閘極
    406a‧‧‧側壁絕緣體
    406b‧‧‧側壁絕緣體
    407‧‧‧絕緣體
    408a‧‧‧源極
    408b‧‧‧汲極
    701‧‧‧基板
    702‧‧‧基底絕緣膜
    704‧‧‧保護絕緣膜
    706‧‧‧氧化物半導體膜
    706a‧‧‧高阻抗區
    706b‧‧‧低阻抗區
    708‧‧‧閘絕緣膜
    710‧‧‧閘極
    712‧‧‧側壁絕緣膜
    714‧‧‧電極
    716‧‧‧層間絕緣膜
    718‧‧‧佈線
    601‧‧‧基板
    602‧‧‧基底絕緣膜
    606‧‧‧氧化物半導體膜
    608‧‧‧閘絕緣膜
    610‧‧‧閘極
    614‧‧‧電極
    616‧‧‧層間絕緣膜
    618‧‧‧佈線
    620‧‧‧保護膜
    在附圖中：第1圖顯示XOR電路；第2A至2C圖係閂鎖電路、反向器、及時控反向器的電路圖；第3圖係閂鎖電路的電路圖；第4圖係XOR電路的時序圖；第5圖顯示XOR電路的運作；第6圖顯示XOR電路的運作；第7圖顯示XOR電路的運作；第8圖顯示XOR電路的運作；第9圖顯示MUX電路；第10圖係MUX電路的時序圖；第11圖顯示MUX電路的運作；第12圖顯示MUX電路的運作；第13圖顯示MUX電路的運作；第14圖顯示MUX電路的運作；第15圖顯示MUX電路的運作；第16圖顯示反向器電路；第17圖係反向器電路的時序圖；第18圖顯示反向器電路的運作；第19圖顯示反向器電路的運作；第20圖顯示反向器電路的運作；第21圖顯示暫存器電路；第22圖係暫存器電路的時序圖；第23圖顯示暫存器電路的運作；第24圖顯示暫存器電路的運作；第25圖顯示暫存器電路的運作；第26圖顯示NAND電路；第27圖係NAND電路的時序圖；第28圖顯示NAND電路的運作；第29圖顯示NAND電路的運作；第30圖顯示NAND電路的運作；第31圖顯示NAND電路的運作；第32圖係顯示邏輯電路之結構的剖面圖；第33圖係包括邏輯電路之CPU的方塊圖；第34A至34E圖顯示氧化物材料的結晶結構；第35A至35C圖顯示氧化物材料的結晶結構；第36A至36C圖顯示氧化物材料的結晶結構；第37A和37B圖顯示氧化物材料的結晶結構；第38圖顯示由計算求得之移動率的閘極電壓依賴性；第39A至39C圖顯示由計算求得之汲極電流和移動率的閘極電壓依賴性；第40A至40C圖顯示由計算求得之汲極電流和移動率的閘極電壓依賴性；第41A至41C圖顯示由計算求得之汲極電流和移動率的閘極電壓依賴性；第42A和42B圖顯示用於計算之電晶體的剖面結構；第43A至43C圖係顯示各包括氧化物半導體膜之電晶體之特性的圖；第44A和44B圖係顯示電晶體之結構的上視圖和剖面圖；第45A和45B圖係顯示電晶體之結構的上視圖和剖面圖；第46圖顯示樣本A和樣本B的XRD波譜；第47圖顯示電晶體之截止電流與基板溫度的關係；第48圖顯示依據Ids和場效移動率的Vgs依賴性的圖；第49A圖顯示臨界電壓和基板溫度的關係圖，而第49B圖顯示場效移動率和基板溫度的關係圖；以及第50A和50B圖係電晶體的剖面圖。
    100‧‧‧XOR電路
    101‧‧‧第一電晶體
    102‧‧‧第二電晶體
    103‧‧‧第三電晶體
    104‧‧‧第四電晶體
    105‧‧‧第五電晶體
    106‧‧‧第六電晶體
    107‧‧‧第七電晶體
    108‧‧‧第八電晶體
    109‧‧‧第九電晶體
    110‧‧‧第十電晶體
    111‧‧‧第十一電晶體
    112‧‧‧第十二電晶體
    113‧‧‧第十三電晶體
    114‧‧‧第十四電晶體
    115‧‧‧第十五電晶體
    116‧‧‧第十六電晶體
    117‧‧‧第十七電晶體
    118‧‧‧第十八電晶體
    119‧‧‧第十九電晶體
    120‧‧‧第二十電晶體
    121‧‧‧第二十一電晶體
    A‧‧‧輸入信號
    B‧‧‧輸入信號
    AB‧‧‧信號
    BB‧‧‧信號
    CLK‧‧‧時脈信號
    CLKB‧‧‧信號
    11‧‧‧節點
    12‧‧‧節點
    13‧‧‧節點
    14‧‧‧節點
    15‧‧‧節點
    16‧‧‧節點
    17‧‧‧節點
    18‧‧‧節點
    A‧‧‧節點
    D‧‧‧節點
    G‧‧‧節點
    VDD‧‧‧電源電位
    GND‧‧‧參考電位
    OUT‧‧‧輸出信號
    OUTB‧‧‧輸出信號
    权利要求:
    Claims (21)
    [1] 一種邏輯電路，包括：一比較器，配置以比較一第一節點和一第二節點；一電荷保留部，經由該第一節點和該第二節點以電性連接該比較器；及一輸出節點電位決定部，電性連接該電荷保留部，其中該電荷保留部包含：一包括矽的第一電晶體，其閘極係電性連接一包括氧化物半導體的第一電晶體；一包括矽的第二電晶體，其閘極係電性連接一包括氧化物半導體的第二電晶體；一包括矽的第三電晶體，其閘極係電性連接一包括氧化物半導體的第三電晶體；一包括矽的第四電晶體，其閘極係電性連接一包括氧化物半導體的第四電晶體；一包括矽的第五電晶體，其閘極係電性連接一包括氧化物半導體的第五電晶體；一包括矽的第六電晶體，其閘極係電性連接一包括氧化物半導體的第六電晶體；一包括矽的第七電晶體，其閘極係電性連接一包括氧化物半導體的第七電晶體；及一包括矽的第八電晶體，其閘極係電性連接一包括氧化物半導體的第八電晶體。
    [2] 如申請專利範圍第1項所述之邏輯電路，其中該比較器包括一第一p通道電晶體、一第二p通道電晶體、一第三p通道電晶體、及一第四p通道電晶體，其中該輸出節點電位決定部包含一n通道電晶體，其中該第一p通道電晶體之源極或汲極和該第二p通道電晶體之源極或汲極係電性連接該第一節點，其中該第三p通道電晶體之源極或汲極和該第四p通道電晶體之源極或汲極係電性連接該第二節點，其中該第二p通道電晶體之閘極係電性連接該第二節點，其中該第三p通道電晶體之閘極係電性連接該第一節點，且其中提供一時脈信號給該第一p通道電晶體之閘極、該第四p通道電晶體之閘極和該n通道電晶體之閘極之各者。
    [3] 如申請專利範圍第1項所述之邏輯電路，其中該比較器包括一第一n通道電晶體、一第二n通道電晶體、一第三n通道電晶體、及一第四n通道電晶體，其中該輸出節點電位決定部包含一p通道電晶體，其中該第一n通道電晶體之源極或汲極和該第二n通道電晶體之源極或汲極係電性連接該第一節點，其中該第三n通道電晶體之源極或汲極和該第四n通道電晶體之源極或汲極係電性連接該第二節點，其中該第二n通道電晶體之閘極係電性連接該第二節點，其中該第三n通道電晶體之閘極係電性連接該第一節點，且其中提供一時脈信號給該第一n通道電晶體之閘極、該第四n通道電晶體之閘極和該p通道電晶體之閘極之各者。
    [4] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係為一XOR電路。
    [5] 如申請專利範圍第1項所述之邏輯電路，其中該邏輯電路係為一MUX電路。
    [6] 一種半導體積體電路，包含如申請專利範圍第1項所述之邏輯電路。
    [7] 一種邏輯電路，包括：一第一節點和一第二節點；一比較器，配置以比較該第一和該第二輸出節點的電位；一電荷保留部，經由該第一節點和該第二輸出節點來電性連接該比較器；及一輸出節點電位決定部，電性連接該電荷保留部，其中該電荷保留部包含一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體、一第十電晶體、一第十一電晶體、一第十二電晶體、一第十三電晶體、一第十四電晶體、一第十五電晶體、及一第十六電晶體，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第九電晶體、該第十電晶體、該第十一電晶體、及該第十二電晶體之各者包括一氧化物半導體，其中該第五電晶體之閘極係電性連接該第一電晶體之源極和汲極之其中一者，其中該第六電晶體之閘極係電性連接該第二電晶體之源極和汲極之其中一者，其中該第七電晶體之閘極係電性連接該第三電晶體之源極和汲極之其中一者，其中該第八電晶體之閘極係電性連接該第四電晶體之源極和汲極之其中一者，其中該第十三電晶體之閘極係電性連接該第九電晶體之源極和汲極之其中一者，其中該第十四電晶體之閘極係電性連接該第十電晶體之源極和汲極之其中一者，其中該第十五電晶體之閘極係電性連接該第十一電晶體之源極和汲極之其中一者，其中該第十六電晶體之閘極係電性連接該第十二電晶體之源極和汲極之其中一者，其中該第五電晶體之源極和汲極之其中一者係電性連接該第一節點，其中該第六電晶體之源極和汲極之其中一者係電性連接該第四電晶體之源極和汲極之另一者，其中該第七電晶體之源極和汲極之其中一者係電性連接該第一節點，其中該第八電晶體之源極和汲極之其中一者係電性連接該第七電晶體之源極和汲極之另一者，其中該第十三電晶體之源極和汲極之其中一者係電性連接該第二節點，其中該第十四電晶體之源極和汲極之其中一者係電性連接該第十三電晶體之源極和汲極之另一者，其中該第十五電晶體之源極和汲極之其中一者係電性連接該第二節點，其中該第十六電晶體之源極和汲極之其中一者係電性連接該第十五電晶體之源極和汲極之另一者，其中該輸出節點電位決定部包含一第十七電晶體，其之閘極係電性連接該第六電晶體之源極和汲極之另一者、該第八電晶體之源極和汲極之另一者、該第十四電晶體之源極和汲極之另一者、及該第十六電晶體之源極和汲極之另一者。
    [8] 如申請專利範圍第7項所述之邏輯電路，其中該第五電晶體、該第六電晶體、該第七電晶體、該第八電晶體、該第十三電晶體、該第十四電晶體、該第十五電晶體、該第十六電晶體及該第十七電晶體之各者包括矽。
    [9] 如申請專利範圍第7項所述之邏輯電路，其中該第十七電晶體係為一n通道電晶體，其中該比較器包括一第一p通道電晶體、一第二p通道電晶體、一第三p通道電晶體、及一第四p通道電晶體，其中該第一p通道電晶體之源極或汲極和該第二p通道電晶體之源極或汲極係電性連接該第一節點，其中該第三p通道電晶體之源極或汲極和該第四p通道電晶體之源極或汲極係電性連接該第二節點，其中該第二p通道電晶體之閘極係電性連接該第二節點，其中該第三p通道電晶體之閘極係電性連接該第一節點，且其中提供一時脈信號給該第一p通道電晶體之閘極、該第四p通道電晶體之閘極、該第十七電晶體之閘極。
    [10] 如申請專利範圍第7項所述之邏輯電路，其中該第十七電晶體係為一p通道電晶體，其中該比較器包括一第一n通道電晶體、一第二n通道電晶體、一第三n通道電晶體、及一第四n通道電晶體，其中該第一n通道電晶體之源極或汲極和該第二n通道電晶體之源極或汲極係電性連接該第一節點，其中該第三n通道電晶體之源極或汲極和該第四n通道電晶體之源極或汲極係電性連接該第二節點，其中該第二n通道電晶體之閘極係電性連接該第二節點，其中該第三n通道電晶體之閘極係電性連接該第一節點，且其中提供一時脈信號給該第一n通道電晶體之閘極、該第四n通道電晶體之閘極、該第十七電晶體之閘極。
    [11] 如申請專利範圍第9項所述之邏輯電路，其中提供該時脈信號之反向信號給該第一電晶體之閘極、該第二電晶體之閘極、該第三電晶體之閘極、該第四電晶體之閘極、該第九電晶體之閘極、該第十電晶體之閘極、該第十一電晶體之閘極和該第十二電晶體之閘極之各者，其中提供一第一輸入信號給該第一電晶體之源極和汲極之另一者和該第十一電晶體之源極和汲極之另一者之各者，其中提供該第一輸入信號之反向信號給該第三電晶體之源極和汲極之另一者和該第九電晶體之源極和汲極之另一者之各者，其中提供一第二輸入信號給該第二電晶體之源極和汲極之另一者和該第十二電晶體之源極和汲極之另一者之各者，其中提供該第二輸入信號之反向信號給該第四電晶體之源極和汲極之另一者和該第十電晶體之源極和汲極之另一者之各者。
    [12] 如申請專利範圍第9項所述之邏輯電路，其中提供該時脈信號之反向信號給該第一電晶體之閘極、該第二電晶體之閘極、該第三電晶體之閘極、該第四電晶體之閘極、該第九電晶體之閘極、該第十電晶體之閘極、該第十一電晶體之閘極和該第十二電晶體之閘極之各者，其中提供一第一輸入信號給該第一電晶體之源極和汲極之另一者，其中提供該第一輸入信號之反向信號給該第十一電晶體之源極和汲極之另一者，其中提供一第二輸入信號給該第二電晶體之源極和汲極之另一者和該第十二電晶體之源極和汲極之另一者之各者，其中提供該第二輸入信號之反向信號給該第四電晶體之源極和汲極之另一者和該第十電晶體之源極和汲極之另一者之各者，其中提供一第三輸入信號給該第三電晶體之源極和汲極之另一者，且其中提供該第三輸入信號之反向信號給包括一氧化物半導體之該第十二電晶體之源極和汲極之另一者。
    [13] 如申請專利範圍第7項所述之邏輯電路，其中該邏輯電路係為一XOR電路。
    [14] 如申請專利範圍第7項所述之邏輯電路，其中該邏輯電路係為一MUX電路。
    [15] 一種半導體積體電路，包含如申請專利範圍第7項所述之邏輯電路。
    [16] 一種邏輯電路，包括：一第一節點和一第二節點；一比較器，配置以比較該第一節點和該第二節點的電位；一電荷保留部，經由該第一節點和該第二節點來電性連接該比較器；及一輸出節點電位決定部，電性連接該電荷保留部，其中該電荷保留部包含一第一電晶體、一第二電晶體、一第三電晶體、一第四電晶體、一第五電晶體、一第六電晶體、一第七電晶體、及一第八電晶體，其中該第一電晶體、該第二電晶體、該第三電晶體、及該第四電晶體之各者包括一氧化物半導體，其中該第五電晶體之閘極係電性連接該第一電晶體之源極和汲極之其中一者，其中該第六電晶體之閘極係電性連接該第二電晶體之源極和汲極之其中一者，其中該第七電晶體之閘極係電性連接該第三電晶體之源極和汲極之其中一者，其中該第八電晶體之閘極係電性連接該第四電晶體之源極和汲極之其中一者，其中該第五電晶體之源極和汲極之其中一者係電性連接該第一節點，其中該第六電晶體之源極和汲極之其中一者係電性連接該第四電晶體之源極和汲極之另一者，其中該第七電晶體之源極和汲極之其中一者係電性連接該第一節點，其中該第八電晶體之源極和汲極之其中一者係電性連接該第七電晶體之源極和汲極之另一者，其中該輸出節點電位決定部係電性連接該第六電晶體之源極和汲極之另一者以及該第八電晶體之源極和汲極之另一者。
    [17] 如申請專利範圍第16項所述之邏輯電路，其中該比較器包括一第一p通道電晶體、一第二p通道電晶體、一第三p通道電晶體、及一第四p通道電晶體，其中該輸出節點電位決定部包含一n通道電晶體，其之源極或汲極係電性連接該電荷保留部，其中該第一p通道電晶體之源極或汲極和該第二p通道電晶體之源極或汲極係電性連接該第一節點，其中該第三p通道電晶體之源極或汲極和該第四p通道電晶體之源極或汲極係電性連接該第二節點，其中該第二p通道電晶體之閘極係電性連接該第二節點，其中該第三p通道電晶體之閘極係電性連接該第一節點，且其中提供一時脈信號給該第一p通道電晶體之閘極、該第四p通道電晶體之閘極和該n通道電晶體之閘極之各者。
    [18] 如申請專利範圍第16項所述之邏輯電路，其中該比較器包括一第一n通道電晶體、一第二n通道電晶體、一第三n通道電晶體、及一第四n通道電晶體，其中該輸出節點電位決定部包含一p通道電晶體，其中該第一n通道電晶體之源極或汲極和該第二n通道電晶體之源極或汲極係電性連接該第一節點，其中該第三n通道電晶體之源極或汲極和該第四n通道電晶體之源極或汲極係電性連接該第二節點，其中該第二n通道電晶體之閘極係電性連接該第二節點，其中該第三n通道電晶體之閘極係電性連接該第一節點，且其中提供一時脈信號給該第一n通道電晶體之閘極、該第四n通道電晶體和該p通道電晶體之各者。
    [19] 如申請專利範圍第16項所述之邏輯電路，其中該邏輯電路係為一XOR電路。
    [20] 如申請專利範圍第16項所述之邏輯電路，其中該邏輯電路係為一MUX電路。
    [21] 一種半導體積體電路，包含如申請專利範圍第16項所述之邏輯電路。
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    法律状态:
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    优先权:
    申请号 | 申请日 | 专利标题
    JP2011113711||2011-05-20||
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